JPH0548962B2 - - Google Patents
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- JPH0548962B2 JPH0548962B2 JP13138986A JP13138986A JPH0548962B2 JP H0548962 B2 JPH0548962 B2 JP H0548962B2 JP 13138986 A JP13138986 A JP 13138986A JP 13138986 A JP13138986 A JP 13138986A JP H0548962 B2 JPH0548962 B2 JP H0548962B2
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- Japan
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- circuit
- switch
- inverter circuit
- cmos
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- 239000013078 crystal Substances 0.000 claims description 29
- 230000010355 oscillation Effects 0.000 claims description 18
- 239000003990 capacitor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Oscillators With Electromechanical Resonators (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はCMOSインバータ回路で構成した
CMOS水晶発振回路に関する。
CMOS水晶発振回路に関する。
従来のCMOS水晶発振回路を第４図及び第５
図に示す。第４図はもつとも基本的なCMOS水
晶発振回路であり、インバータ回路を構成する
PMOSトランジスタ１、NMOSトランジスタ２、
インバータ回路の入力側に適切な直流バイアス点
を設定するための帰還抵抗３、水晶振動子４及び
それぞれ外部に接続するコンデンサ５，６とから
構成されている。
図に示す。第４図はもつとも基本的なCMOS水
晶発振回路であり、インバータ回路を構成する
PMOSトランジスタ１、NMOSトランジスタ２、
インバータ回路の入力側に適切な直流バイアス点
を設定するための帰還抵抗３、水晶振動子４及び
それぞれ外部に接続するコンデンサ５，６とから
構成されている。
第５図は低消費電力化を目的としたCMOS水
晶発振回路であり、CMOSインバータ回路を構
成するPMOSトランジスタ１，NMOSトランジ
スタ２のそれぞれのソース側と電源端子７及び
GND端子８との間にそれぞれ抵抗９，１０を持
つ。
晶発振回路であり、CMOSインバータ回路を構
成するPMOSトランジスタ１，NMOSトランジ
スタ２のそれぞれのソース側と電源端子７及び
GND端子８との間にそれぞれ抵抗９，１０を持
つ。
第４図に示した従来のCMOS水晶発振回路に
おいて、発振回路の消費電力を決定するのは
PMOSトランジスタとNMOSトランジスタとで
構成されるインバータ回路に流れる貫通電流であ
るが、その貫通電流は上記インバータ回路の電源
電圧依存性により、強い正の電源電圧依存性を示
す。すなわち高電源電圧時に貫通電流が増加す
る。この特性は単に高電源電圧時の消費電力の増
加のみでなく、周波数安定性にも大きな影響を与
える。CMOS水晶発振回路は時計などの時計カ
ウント用のクロツクとして使用されることが多
く、上記問題点を解決しなければならない。
おいて、発振回路の消費電力を決定するのは
PMOSトランジスタとNMOSトランジスタとで
構成されるインバータ回路に流れる貫通電流であ
るが、その貫通電流は上記インバータ回路の電源
電圧依存性により、強い正の電源電圧依存性を示
す。すなわち高電源電圧時に貫通電流が増加す
る。この特性は単に高電源電圧時の消費電力の増
加のみでなく、周波数安定性にも大きな影響を与
える。CMOS水晶発振回路は時計などの時計カ
ウント用のクロツクとして使用されることが多
く、上記問題点を解決しなければならない。
第５図は上記高電源電圧時の消費電力の増加、
周波数安定性の低下を解決するために抵抗９，１
０をPMOSトランジスタ１とNMOSトランジス
タ２で構成されるインバータ回路に追加した水晶
発振回路であるが、上記インバータ回路を流れる
貫通電流と発振電圧は逆の関係にあるため、発振
電圧が高くなるという欠点をもつ。
周波数安定性の低下を解決するために抵抗９，１
０をPMOSトランジスタ１とNMOSトランジス
タ２で構成されるインバータ回路に追加した水晶
発振回路であるが、上記インバータ回路を流れる
貫通電流と発振電圧は逆の関係にあるため、発振
電圧が高くなるという欠点をもつ。
従つて、第４図又は第５図で示した従来の
CMOS水晶発振回路では、発振電圧と消費電力
とを同時に満足させることはできない。
CMOS水晶発振回路では、発振電圧と消費電力
とを同時に満足させることはできない。
本発明のCMOS水晶発振回路は電源電圧の高
低を判別する電圧判定回路と、発振回路を構成す
る素子を切り替えるスイツチを有している。
低を判別する電圧判定回路と、発振回路を構成す
る素子を切り替えるスイツチを有している。
本発明のCMOS水晶発振回路は、CMOSイン
バータ回路と帰還抵抗により構成されたCMOS
水晶発振回路において、上記CMOSインバータ
回路を構成するPMOSトランジスタのソースと
電源端子との間に第１の抵抗を第１のスイツチを
介して接続し、上記インバータ回路を構成する
NMOSトランジスタのソースとグランドとの間
に第２の抵抗を第２のスイツチを介して接続し、
前記第１のスイツチ及び第２のスイツチを電圧判
定回路の出力によつて制御するようにしたことを
特徴とする。
バータ回路と帰還抵抗により構成されたCMOS
水晶発振回路において、上記CMOSインバータ
回路を構成するPMOSトランジスタのソースと
電源端子との間に第１の抵抗を第１のスイツチを
介して接続し、上記インバータ回路を構成する
NMOSトランジスタのソースとグランドとの間
に第２の抵抗を第２のスイツチを介して接続し、
前記第１のスイツチ及び第２のスイツチを電圧判
定回路の出力によつて制御するようにしたことを
特徴とする。
第１図は本発明の第１の実施例である。
第１図により本説明を詳細に説明する。
CMOSインバータ回路を構成するPMOSトラン
ジスタ１とCOMSインバータ回路を構成する
NMOSトランジスタ２と、インバータ回路の入
力側に適切な直流バイアス点を設定するための帰
還抵抗３と、水晶振動子４と、インバータ回路の
入力と出力にそれぞれ外部接続されるコンデンサ
５，６と、インバータ回路の貫通電流を制限する
ための抵抗９，１０と、切り替えスイツチ１１，
１２及び電圧判定回路１３とから構成されてい
る。電源電圧が低い場合には電圧判定回路１３に
おいて電圧を判定し、スイツチ１１を電源端子７
側に、スイツチ１２をGND端子８側に接続する。
同様に電源電圧が高い場合にはスイツチ１１を抵
抗９側に、スイツチ１２を抵抗１２側に接続す
る。
CMOSインバータ回路を構成するPMOSトラン
ジスタ１とCOMSインバータ回路を構成する
NMOSトランジスタ２と、インバータ回路の入
力側に適切な直流バイアス点を設定するための帰
還抵抗３と、水晶振動子４と、インバータ回路の
入力と出力にそれぞれ外部接続されるコンデンサ
５，６と、インバータ回路の貫通電流を制限する
ための抵抗９，１０と、切り替えスイツチ１１，
１２及び電圧判定回路１３とから構成されてい
る。電源電圧が低い場合には電圧判定回路１３に
おいて電圧を判定し、スイツチ１１を電源端子７
側に、スイツチ１２をGND端子８側に接続する。
同様に電源電圧が高い場合にはスイツチ１１を抵
抗９側に、スイツチ１２を抵抗１２側に接続す
る。
このようにCMOS水晶発振回路を構成すると、
高電圧時には抵抗９，１０によりインバータ回路
の貫通電流を制限し、又低電圧的には抵抗９，１
０を介さないため発振電圧には影響しない。
高電圧時には抵抗９，１０によりインバータ回路
の貫通電流を制限し、又低電圧的には抵抗９，１
０を介さないため発振電圧には影響しない。
第２図ａは第１図の電圧判定回路の一例であ
り、第２図ｂは第２図ａ電圧判定回路の各部分の
タイムチヤートである。
り、第２図ｂは第２図ａ電圧判定回路の各部分の
タイムチヤートである。
第２図ａ，ｂにおいて停電源電圧時には信号入
力端１に入力された信号の遅延が大きいため、
AND回路４の出力８の信号のパルス巾は大きく、
抵抗５、容量６による積分回路の出力信号線９に
パルス信号があらわれる。このパルス信号によつ
てタイマー回路７を動作させ、パルス信号がある
場合にはタイマー回路７の出力１０は論理レベル
“Ｈ”となるように構成されている（第２図ｂの
Ｔ１部）。
力端１に入力された信号の遅延が大きいため、
AND回路４の出力８の信号のパルス巾は大きく、
抵抗５、容量６による積分回路の出力信号線９に
パルス信号があらわれる。このパルス信号によつ
てタイマー回路７を動作させ、パルス信号がある
場合にはタイマー回路７の出力１０は論理レベル
“Ｈ”となるように構成されている（第２図ｂの
Ｔ１部）。
高電源電圧時には信号入力端１に入力された信
号の遅延が小さいため、抵抗５、容量６による積
分回路の出力信号線９にはパルスがあらわれな
い。従つてタイマー回路７の出力１０は論理レベ
ル“Ｌ”となる（第２図ｂのＴ２部）。
号の遅延が小さいため、抵抗５、容量６による積
分回路の出力信号線９にはパルスがあらわれな
い。従つてタイマー回路７の出力１０は論理レベ
ル“Ｌ”となる（第２図ｂのＴ２部）。
第３図は本発明の第２の実施例である。
第１図で説明した第１の実施例では電圧判定回
路とスイツチとによつて制限抵抗をインバータ回
路に接続するか、切り離すかを行つてたが、第２
の実施例では第１のインバータ回路１０と第２の
インバータ回路１５との切り替えを行つている。
路とスイツチとによつて制限抵抗をインバータ回
路に接続するか、切り離すかを行つてたが、第２
の実施例では第１のインバータ回路１０と第２の
インバータ回路１５との切り替えを行つている。
すなわち第３図において、それぞれトランジス
タのデイメンジヨンの小さなPMOSトランジス
タ１とNMOSトランジスタ２とによつて構成さ
れた第１のインバータ回路１６と、それぞれ大き
なデイメンジヨンをもつPMOSトランジスタ３
とNMOSトランジスタ４とによつて構成された
第２のインバータ回路１５とを有し、高電源電圧
時にはスイツチ１０，１１を上記第１のインバー
タ回路１６側に接続し、停電源電圧時にはスイツ
チ１０，１１を上記第２のインバータ回路１５側
に接続する。このようにCMOS水晶発振回路を
構成すると高電源電圧時には小さなデイメンジヨ
ンのインバータ回路で水晶発振回路を構成するた
め消費電力が低く、停電源電圧時には大きなデイ
メンジヨンのインバータ回路で水晶発振回路を構
成するため発振電圧は低くなる。
タのデイメンジヨンの小さなPMOSトランジス
タ１とNMOSトランジスタ２とによつて構成さ
れた第１のインバータ回路１６と、それぞれ大き
なデイメンジヨンをもつPMOSトランジスタ３
とNMOSトランジスタ４とによつて構成された
第２のインバータ回路１５とを有し、高電源電圧
時にはスイツチ１０，１１を上記第１のインバー
タ回路１６側に接続し、停電源電圧時にはスイツ
チ１０，１１を上記第２のインバータ回路１５側
に接続する。このようにCMOS水晶発振回路を
構成すると高電源電圧時には小さなデイメンジヨ
ンのインバータ回路で水晶発振回路を構成するた
め消費電力が低く、停電源電圧時には大きなデイ
メンジヨンのインバータ回路で水晶発振回路を構
成するため発振電圧は低くなる。
以上説明したように本発明は、CMOS水晶発
振回路に電源電圧の高低を判別する電圧判定回路
と発振回路を構成する素子を切り替えるスイツチ
とを有することにより、高電源電圧時に消費電力
が小さく、又周波数安定性も良く、しかも発振電
圧の低いCMOS水晶発振回路を構成できる。
振回路に電源電圧の高低を判別する電圧判定回路
と発振回路を構成する素子を切り替えるスイツチ
とを有することにより、高電源電圧時に消費電力
が小さく、又周波数安定性も良く、しかも発振電
圧の低いCMOS水晶発振回路を構成できる。
第１図は本発明の第１の実施例の回路図、第２
図ａは本発明の実施例に用いる電圧判定回路の一
例を示す回路図、第２図ｂは第２図ａの波形図、
第３図は本発明の第２の実施例の回路図、第４
図，第５図はそれぞれ従来のCMOS水晶発振回
路の回路図である。 図中の符号は第１図において、１……PMOS
トランジスタ、２……NMOSトランジスタ、３
……帰還抵抗、４……水晶振動子、５，６……外
付けコンデンサ、７……電源端子、８……GND
端子、９，１０……抵抗、１１，１２……スイツ
チ、１３……電圧判定回路である。第２図におい
て、１……信号入力端、２……インバータ回路、
３……遅延回路、４……AND回路、５……抵抗、
６……容量、７……タイマー回路、８……AND
回路の出力、９……積分回路の出力信号線、１０
……タイマ回路の出力である。第３図において、
１……PMOSトランジスタ、２……NMOSトラ
ンジスタ、３……PMOSトランジスタ、４……
NMOSトランジスタ、５，６……帰還抵抗、７
……水晶振動子、８，９……外付けコンデンサ、
１０，１１……スイツチ、１２……電源端子、１
３……GND端子、１４……電圧判定回路、１５，
１６……インバータ回路である。第４図，第５図
において、１……PMOSトランジスタ、２……
NMOSトランジスタ、３……帰還抵抗、４……
水晶振動子、５，６……外付けコンデンサ、７…
…電源端子、８……GND端子、９，１０……抵
抗である。
図ａは本発明の実施例に用いる電圧判定回路の一
例を示す回路図、第２図ｂは第２図ａの波形図、
第３図は本発明の第２の実施例の回路図、第４
図，第５図はそれぞれ従来のCMOS水晶発振回
路の回路図である。 図中の符号は第１図において、１……PMOS
トランジスタ、２……NMOSトランジスタ、３
……帰還抵抗、４……水晶振動子、５，６……外
付けコンデンサ、７……電源端子、８……GND
端子、９，１０……抵抗、１１，１２……スイツ
チ、１３……電圧判定回路である。第２図におい
て、１……信号入力端、２……インバータ回路、
３……遅延回路、４……AND回路、５……抵抗、
６……容量、７……タイマー回路、８……AND
回路の出力、９……積分回路の出力信号線、１０
……タイマ回路の出力である。第３図において、
１……PMOSトランジスタ、２……NMOSトラ
ンジスタ、３……PMOSトランジスタ、４……
NMOSトランジスタ、５，６……帰還抵抗、７
……水晶振動子、８，９……外付けコンデンサ、
１０，１１……スイツチ、１２……電源端子、１
３……GND端子、１４……電圧判定回路、１５，
１６……インバータ回路である。第４図，第５図
において、１……PMOSトランジスタ、２……
NMOSトランジスタ、３……帰還抵抗、４……
水晶振動子、５，６……外付けコンデンサ、７…
…電源端子、８……GND端子、９，１０……抵
抗である。
Claims (1)
- 【特許請求の範囲】 １ CMOSインバータ回路と帰還抵抗により構
成されたCMOS水晶発振回路において、前記
CMOSインバータ回路を構成するPMOSトラン
ジスタのソースと電源端子との間に第１の抵抗を
第１のスイツチを介して接続し、前記CMOSイ
ンバータ回路を構成するNMOSトランジスタの
ソースとグランド端子との間に第２の抵抗を第２
のスイツチを介して接続し、前記第１のスイツチ
及び第２のスイツチを、電源電圧の高低を判別す
る電圧判定回路の出力信号によつて制御するよう
にしたことを特徴とするCMOS水晶発振回路。 ２ 第１のCMOSインバータ回路と第１の帰還
抵抗とにより構成された第１の水晶発振回路と、
第２のCMOSインバータ回路と第２の帰還抵抗
とにより構成された第２の水晶発振回路と、電源
電圧の高低を判別する電圧判定回路と、第１のス
イツチ及び第２のスイツチとを有し、前記電圧判
定回路の出力信号によつて前記第１及び第２のス
イツチを制御し前記第１及び第２の水晶発振回路
のいずれか一方を選択するCMOS水晶発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13138986A JPS62287702A (ja) | 1986-06-05 | 1986-06-05 | Ｃｍｏｓ水晶発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13138986A JPS62287702A (ja) | 1986-06-05 | 1986-06-05 | Ｃｍｏｓ水晶発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62287702A JPS62287702A (ja) | 1987-12-14 |
| JPH0548962B2 true JPH0548962B2 (ja) | 1993-07-23 |
Family
ID=15056815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13138986A Granted JPS62287702A (ja) | 1986-06-05 | 1986-06-05 | Ｃｍｏｓ水晶発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62287702A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4956618A (en) * | 1989-04-07 | 1990-09-11 | Vlsi Technology, Inc. | Start-up circuit for low power MOS crystal oscillator |
-
1986
- 1986-06-05 JP JP13138986A patent/JPS62287702A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62287702A (ja) | 1987-12-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |