JPH0550076B2 - - Google Patents
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- JPH0550076B2 JPH0550076B2 JP59073251A JP7325184A JPH0550076B2 JP H0550076 B2 JPH0550076 B2 JP H0550076B2 JP 59073251 A JP59073251 A JP 59073251A JP 7325184 A JP7325184 A JP 7325184A JP H0550076 B2 JPH0550076 B2 JP H0550076B2
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- JP
- Japan
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- transistor
- input
- transistors
- line
- gate
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は増幅回路に関するもので、特に、ダ
イナミツク金属酸化物半導体ランダムアクセスメ
モリ（以下、MOS RAMという）などにおける
出力プリアンプ回路として用いられるような増幅
回路に関するものである。
イナミツク金属酸化物半導体ランダムアクセスメ
モリ（以下、MOS RAMという）などにおける
出力プリアンプ回路として用いられるような増幅
回路に関するものである。
［従来技術］
ダイナミツクMOS RAMなどのメモリからデ
ータを読出す際には、センスアンプによつて検出
されたデータ信号を出力プリアンプ回路によつて
増幅して大きな駆動能力を与えた後に出力すると
いう構成を採用するのが通例である。このような
出力プリアンプ回路として従来から用いられてい
る回路を、その周辺回路とともに第１図に示す。
この発明を最もよく利用するメモリは、ｎチヤン
ネルのダイナミツクMOS RAMであるため、第
１図にはｎチヤンネルのダイナミツクMOS
RAMに用いられる従来の出力プリアンプ回路を
示した。
ータを読出す際には、センスアンプによつて検出
されたデータ信号を出力プリアンプ回路によつて
増幅して大きな駆動能力を与えた後に出力すると
いう構成を採用するのが通例である。このような
出力プリアンプ回路として従来から用いられてい
る回路を、その周辺回路とともに第１図に示す。
この発明を最もよく利用するメモリは、ｎチヤン
ネルのダイナミツクMOS RAMであるため、第
１図にはｎチヤンネルのダイナミツクMOS
RAMに用いられる従来の出力プリアンプ回路を
示した。
第１図において、メモリアレイ（図示せず）に
接続された多数の入出力線（以下、Ｉ／Ｏ線とい
う）のうちの１組であるＩ／Ｏ線３と線４
が示されており、これらの間に出力プリアンプ回
路１が接続されている。出力プリアンプ回路１は
10個の金属酸化物半導体トランジスタ（MOSト
ランジスタ、以下、単にトランジスタという）Ｑ
１〜Ｑ１０と、２個の容量Ｃ１およびＣ２とによ
つてフリツプフロツプ回路を形成している。ま
た、Ｉ／Ｏ線３と線４との間にはセンスア
ンプ２が接続されている。このセンスアンプ２は
多数個のセンスアンプのうちの１つであつて、Ｙ
デコーダ回路（図示せず）によつて選択される。
さらに、メモリセルへの書込みを行なう際に用い
られる書込回路５が、書込データ線（Ｄ線）６お
よび反転した書込データ線（線）７を介して、
それぞれ１つずつのトランジスタＱ１１，Ｑ１２
へと接続された後に、Ｉ／Ｏ線３と線４と
に接続されている。このトランジスタＱ１１およ
びＱ１２は、Ｄ線６および線７をＩ／Ｏ線３お
よび線４にそれぞれ伝達するためのもので
ある。
接続された多数の入出力線（以下、Ｉ／Ｏ線とい
う）のうちの１組であるＩ／Ｏ線３と線４
が示されており、これらの間に出力プリアンプ回
路１が接続されている。出力プリアンプ回路１は
10個の金属酸化物半導体トランジスタ（MOSト
ランジスタ、以下、単にトランジスタという）Ｑ
１〜Ｑ１０と、２個の容量Ｃ１およびＣ２とによ
つてフリツプフロツプ回路を形成している。ま
た、Ｉ／Ｏ線３と線４との間にはセンスア
ンプ２が接続されている。このセンスアンプ２は
多数個のセンスアンプのうちの１つであつて、Ｙ
デコーダ回路（図示せず）によつて選択される。
さらに、メモリセルへの書込みを行なう際に用い
られる書込回路５が、書込データ線（Ｄ線）６お
よび反転した書込データ線（線）７を介して、
それぞれ１つずつのトランジスタＱ１１，Ｑ１２
へと接続された後に、Ｉ／Ｏ線３と線４と
に接続されている。このトランジスタＱ１１およ
びＱ１２は、Ｄ線６および線７をＩ／Ｏ線３お
よび線４にそれぞれ伝達するためのもので
ある。
出力プリアンプ回路１を構成するトランジスタ
Ｑ１およびＱ２は、フリツプフロツプのロードト
ランジスタであり、トランジスタＱ３〜Ｑ５はノ
ードＮ１およびＮ２を同電位にプリチヤージする
トランジスタである。また、トランジスタＱ６お
よびＱ７は、それぞれ、ノードＮ１およびＮ２を
それぞれ放電するためのトランジスタであり、ト
ランジスタＱ８およびＱ９はフリツプフロツプの
ドライバトランジスタである。さらに、Ｑ１０は
ノードＮ３を放電するためのトランジスタであ
る。
Ｑ１およびＱ２は、フリツプフロツプのロードト
ランジスタであり、トランジスタＱ３〜Ｑ５はノ
ードＮ１およびＮ２を同電位にプリチヤージする
トランジスタである。また、トランジスタＱ６お
よびＱ７は、それぞれ、ノードＮ１およびＮ２を
それぞれ放電するためのトランジスタであり、ト
ランジスタＱ８およびＱ９はフリツプフロツプの
ドライバトランジスタである。さらに、Ｑ１０は
ノードＮ３を放電するためのトランジスタであ
る。
次に出力プリアンプ回路１の接続関係を説明す
ると、まずトランジスタＱ１〜Ｑ４のそれぞれの
ドレインは電源VCCに接続されている。トランジ
スタＱ５のドレインとソースはそれぞれノードＮ
１とＮ２に接続され、トランジスタＱ３〜Ｑ５の
ゲートにはクロツクφ1が与えられている。また、
トランジスタＱ３およびＱ４のソースはノードＮ
１およびＮ２にそれぞれ接続されており、このノ
ードＮ１およびＮ２には、トランジスタＱ６およ
びＱ７のドレインもそれぞれ接続されている。ノ
ードＮ１およびＮ２にはそれぞれのノードを昇圧
するための容量Ｃ１およびＣ２を介してクロツク
φ3が与えられている。トランジスタＱ１のソー
ス、Ｑ６のソース、Ｑ７のゲートおよびＱ９のゲ
ートはＩ／Ｏ線３に接続され、一方、トランジス
タＱ２のソース、Ｑ７のソース、Ｑ６のゲートお
よびＱ８のゲートは線４へと接続されてい
る。さらに、トランジスタＱ８およびＱ９のソー
スはトランジスタＱ１０のドレインに接続され、
このトランジスタＱ１０のソースは接地レベル
（＝0V）へと接続されている。トランジスタＱ１
０のゲートには、クロツクφ2が与えられている。
書込回路５に接続された２つのトランジスタＱ１
１およびＱ１２のゲートには、クロツクφ4が与
えられている。
ると、まずトランジスタＱ１〜Ｑ４のそれぞれの
ドレインは電源VCCに接続されている。トランジ
スタＱ５のドレインとソースはそれぞれノードＮ
１とＮ２に接続され、トランジスタＱ３〜Ｑ５の
ゲートにはクロツクφ1が与えられている。また、
トランジスタＱ３およびＱ４のソースはノードＮ
１およびＮ２にそれぞれ接続されており、このノ
ードＮ１およびＮ２には、トランジスタＱ６およ
びＱ７のドレインもそれぞれ接続されている。ノ
ードＮ１およびＮ２にはそれぞれのノードを昇圧
するための容量Ｃ１およびＣ２を介してクロツク
φ3が与えられている。トランジスタＱ１のソー
ス、Ｑ６のソース、Ｑ７のゲートおよびＱ９のゲ
ートはＩ／Ｏ線３に接続され、一方、トランジス
タＱ２のソース、Ｑ７のソース、Ｑ６のゲートお
よびＱ８のゲートは線４へと接続されてい
る。さらに、トランジスタＱ８およびＱ９のソー
スはトランジスタＱ１０のドレインに接続され、
このトランジスタＱ１０のソースは接地レベル
（＝0V）へと接続されている。トランジスタＱ１
０のゲートには、クロツクφ2が与えられている。
書込回路５に接続された２つのトランジスタＱ１
１およびＱ１２のゲートには、クロツクφ4が与
えられている。
このような構成を有する従来の出力プリアンプ
回路１の動作を、第２図に示したタイミング図を
参照しつつ説明しよう。
回路１の動作を、第２図に示したタイミング図を
参照しつつ説明しよう。
時刻t1
この時点ではクロツクφ1が“Ｈ”レベルと
なつているため、トランジスタＱ３〜Ｑ５は
ONとなり、ノードＮ１およびＮ２はVCC−VTH
（VTHはトランジスタの域値電圧）までプリチ
ヤージされる。一方、図示されていないが、別
のプリチヤージ手段により、電源VCCからの電
圧がＩ／Ｏ線３および線４へと与えられ
て、このＩ／Ｏ線３および線４はともに
VCCのレベルにまでプリチヤージされる。Ｉ／
Ｏ線３および線４に接続されているトラ
ンジスタＱ８およびＱ９のゲートがVCCとなる
ことによつて、この２つのトランジスタもON
となるが、この時点ではクロツクφ2は0Vの
“Ｌ”ベルであるためトランジスタＱ１０は
OFFであり、このため、ノードＮ３もまたVCC
−VTHのレベルまでプリチヤージされている。
なつているため、トランジスタＱ３〜Ｑ５は
ONとなり、ノードＮ１およびＮ２はVCC−VTH
（VTHはトランジスタの域値電圧）までプリチ
ヤージされる。一方、図示されていないが、別
のプリチヤージ手段により、電源VCCからの電
圧がＩ／Ｏ線３および線４へと与えられ
て、このＩ／Ｏ線３および線４はともに
VCCのレベルにまでプリチヤージされる。Ｉ／
Ｏ線３および線４に接続されているトラ
ンジスタＱ８およびＱ９のゲートがVCCとなる
ことによつて、この２つのトランジスタもON
となるが、この時点ではクロツクφ2は0Vの
“Ｌ”ベルであるためトランジスタＱ１０は
OFFであり、このため、ノードＮ３もまたVCC
−VTHのレベルまでプリチヤージされている。
時刻t2
この時点ではクロツクφ1は0Vレベルへと遷
移している。この遷移の後にＹデコーダ回路に
よつて１つのセンスアンプが選択され（この選
択されたセンスアンプが第１図の中のセンスア
ンプ２であると考える）、このセンスアンプ２
によつて検出・増幅されたデータ信号がＩ／Ｏ
線３および線４へと与えられ、Ｉ／Ｏ線
３と線４との間に電位差が現われ始め
る。第２図においては、Ｉ／Ｏ線３が“Ｈ”レ
ベルに、線４が“Ｌ”レベルになる場合
を考えている。
移している。この遷移の後にＹデコーダ回路に
よつて１つのセンスアンプが選択され（この選
択されたセンスアンプが第１図の中のセンスア
ンプ２であると考える）、このセンスアンプ２
によつて検出・増幅されたデータ信号がＩ／Ｏ
線３および線４へと与えられ、Ｉ／Ｏ線
３と線４との間に電位差が現われ始め
る。第２図においては、Ｉ／Ｏ線３が“Ｈ”レ
ベルに、線４が“Ｌ”レベルになる場合
を考えている。
時刻t8
次に、クロツクφ2は0Vレベルから“Ｈ”レ
ベルへと立上がる。これによつてトランジスタ
Ｑ１０がONとなり、ノードＮ３をVCC−VTHの
レベルから0Vへと放電する。トランジスタＱ
８およびＱ９のゲートはそれぞれ線４お
よびＩ／Ｏ線３に接続されているため、Ｉ／Ｏ
線３および線４に現われ始めていた電位
差が急速に増幅される。これによつてＩ／Ｏ線
３は“Ｈ”レベルから少し減少したレベルとな
るが、線４の電位は0Vまで低下する。
このときトランジスタＱ６のゲートは0Vであ
るため、トランジスタＱ６はOFFであつて、
ノードＮ１は放電されずに“Ｈ”レベルを保
つ。他方、トランジスタＱ７のゲートは“Ｈ”
レベルとなり、そのソースは0Vとなるために、
トランジスタＱ７はONとなつて、ノードＮ２
は0Vへと放電される。
ベルへと立上がる。これによつてトランジスタ
Ｑ１０がONとなり、ノードＮ３をVCC−VTHの
レベルから0Vへと放電する。トランジスタＱ
８およびＱ９のゲートはそれぞれ線４お
よびＩ／Ｏ線３に接続されているため、Ｉ／Ｏ
線３および線４に現われ始めていた電位
差が急速に増幅される。これによつてＩ／Ｏ線
３は“Ｈ”レベルから少し減少したレベルとな
るが、線４の電位は0Vまで低下する。
このときトランジスタＱ６のゲートは0Vであ
るため、トランジスタＱ６はOFFであつて、
ノードＮ１は放電されずに“Ｈ”レベルを保
つ。他方、トランジスタＱ７のゲートは“Ｈ”
レベルとなり、そのソースは0Vとなるために、
トランジスタＱ７はONとなつて、ノードＮ２
は0Vへと放電される。
時刻t4
この時点でクロツクφ3が0Vレベルから“Ｈ”
レベルとなる。このため、ノードＮ１は容量Ｃ
１を通じて昇圧され、電源電圧VCC以上のレベ
ルとなる。このため、トランジスタＱ１は強く
ONとなつて、Ｉ／Ｏ線３がVCCのレベルにま
で充電される。一方、ノードＮ２は既に0Vに
放電されているため、クロツクφ8が0Vから
“Ｈ”レベルになつても、容量Ｃ２を通じて昇
圧されることはなく、0Vのままである。この
ため、線４は0Vを保つ。これらの動作
によつてＩ／Ｏ線３および線４から増幅
されたデータ信号が出力される。
レベルとなる。このため、ノードＮ１は容量Ｃ
１を通じて昇圧され、電源電圧VCC以上のレベ
ルとなる。このため、トランジスタＱ１は強く
ONとなつて、Ｉ／Ｏ線３がVCCのレベルにま
で充電される。一方、ノードＮ２は既に0Vに
放電されているため、クロツクφ8が0Vから
“Ｈ”レベルになつても、容量Ｃ２を通じて昇
圧されることはなく、0Vのままである。この
ため、線４は0Vを保つ。これらの動作
によつてＩ／Ｏ線３および線４から増幅
されたデータ信号が出力される。
上に述べたt2〜t4の時間帯における出力プリ
アンプ回路１の動作は、データの読出し時にお
ける動作であつて、特に問題はない。ところ
が、ダイナミツクMOS RAMにおいては、読
出し動作の後に、続けて書込み動作を行なうこ
とがあり、これをリード・モデイフアイ・ライ
ト動作と読んでいる。この動作の際には第１図
に示した出力プリアンプ回路１は大きな欠点を
持つており、次に、この書込み動作を前の説明
に続けて説明しよう。
アンプ回路１の動作は、データの読出し時にお
ける動作であつて、特に問題はない。ところ
が、ダイナミツクMOS RAMにおいては、読
出し動作の後に、続けて書込み動作を行なうこ
とがあり、これをリード・モデイフアイ・ライ
ト動作と読んでいる。この動作の際には第１図
に示した出力プリアンプ回路１は大きな欠点を
持つており、次に、この書込み動作を前の説明
に続けて説明しよう。
時刻t5
書込クロツクφ4が0Vから“Ｈ”レベルへと
遷移し、トランジスタＱ１１およびＱ１２が
ONとなる。これに伴つて書込回路５が動作
し、書込むべきデータに応じてＤ線６および
線７にレベル変化を与える。ここでは、時刻t4
においてＩ／Ｏ線３が“Ｈ”レベル、線
４が0Vであつたものを、Ｉ／Ｏ線３が0Vレベ
ルへと、線４を“Ｈ”レベルへと、それ
ぞれ反転させるような書込みが行なわれるもの
と仮定する。すなわち、Ｄ線６は“Ｈ”レベル
が0Vのレベルへと変化し、線７は“Ｈ”レ
ベルを保持するような書込みを考える。
遷移し、トランジスタＱ１１およびＱ１２が
ONとなる。これに伴つて書込回路５が動作
し、書込むべきデータに応じてＤ線６および
線７にレベル変化を与える。ここでは、時刻t4
においてＩ／Ｏ線３が“Ｈ”レベル、線
４が0Vであつたものを、Ｉ／Ｏ線３が0Vレベ
ルへと、線４を“Ｈ”レベルへと、それ
ぞれ反転させるような書込みが行なわれるもの
と仮定する。すなわち、Ｄ線６は“Ｈ”レベル
が0Vのレベルへと変化し、線７は“Ｈ”レ
ベルを保持するような書込みを考える。
時刻t6
書込み動作の開始に伴つて、Ｉ／Ｏ線３が
“0Vへと、線４が“Ｈ”レベルへと、そ
れぞれ遷移し、これらに接続されたメモリセル
への書込みが行なわれて、書込み動作が完了す
る。これに伴つてノードＮ１は0Vへと放電さ
れ、ノードＮ２はVCC−VTHレベルにまで充電
されている。
“0Vへと、線４が“Ｈ”レベルへと、そ
れぞれ遷移し、これらに接続されたメモリセル
への書込みが行なわれて、書込み動作が完了す
る。これに伴つてノードＮ１は0Vへと放電さ
れ、ノードＮ２はVCC−VTHレベルにまで充電
されている。
これがリード・モデイフアイ・ライト動作の
タイミングであるが、ここに示したように読出
したデータと反対のデータを書込もうとした場
合には、次のような問題が生ずる。
タイミングであるが、ここに示したように読出
したデータと反対のデータを書込もうとした場
合には、次のような問題が生ずる。
すなわち、時刻t5からt6においては、それ以
前に“Ｈ”レベルであつたＩ／Ｏ線３に、0V
としようとする方向の電位がＤ線６からトラン
ジスタＱ１１を通じて与えられている。ところ
が、トランジスタＱ１のゲートが接続されたノ
ードＮ１はVCC以上に昇圧されており（第２図
参照）、これによつてトランジスタＱ１は強く
ONとなつているために、電源VCCからＩ／Ｏ
線３を“Ｈ”レベルに保持しようとする電圧が
加わる。このため、書込回路５が持つている出
力インピーダンスとトランジスタＱ１が持つて
いるインピーダンスとの競争が起こり、この競
争の下でＩ／Ｏ線３は“Ｈ”レベルから0Vへ
と向かうことになる。したがつて、Ｉ／Ｏ線３
が“Ｈ”レベルから0Vへと遷移するのに長時
間を要してしまうことになる。同様のことは
Ｉ／Ｏ線４においても発生し、0Vであつた
Ｉ／Ｏ線４に、線７からトランジスタＱ１２
を通じて“Ｈ”レベルとする方向に電位が与え
られるのに対し、トランジスタＱ９のゲートが
接続されたＩ／Ｏ線３はすぐに0Vにならない
ため、トランジスタＱ９は線４を0Vに
保持しようと働く。このため、書込回路５が持
つている出力インピーダンスとトランジスタＱ
９が持つているインピーダンスとの競争が起こ
り、この競争ために線４が0Vレベルか
ら“Ｈ”レベルへと向かうために必要とされる
時間が長くなつてしまう。
前に“Ｈ”レベルであつたＩ／Ｏ線３に、0V
としようとする方向の電位がＤ線６からトラン
ジスタＱ１１を通じて与えられている。ところ
が、トランジスタＱ１のゲートが接続されたノ
ードＮ１はVCC以上に昇圧されており（第２図
参照）、これによつてトランジスタＱ１は強く
ONとなつているために、電源VCCからＩ／Ｏ
線３を“Ｈ”レベルに保持しようとする電圧が
加わる。このため、書込回路５が持つている出
力インピーダンスとトランジスタＱ１が持つて
いるインピーダンスとの競争が起こり、この競
争の下でＩ／Ｏ線３は“Ｈ”レベルから0Vへ
と向かうことになる。したがつて、Ｉ／Ｏ線３
が“Ｈ”レベルから0Vへと遷移するのに長時
間を要してしまうことになる。同様のことは
Ｉ／Ｏ線４においても発生し、0Vであつた
Ｉ／Ｏ線４に、線７からトランジスタＱ１２
を通じて“Ｈ”レベルとする方向に電位が与え
られるのに対し、トランジスタＱ９のゲートが
接続されたＩ／Ｏ線３はすぐに0Vにならない
ため、トランジスタＱ９は線４を0Vに
保持しようと働く。このため、書込回路５が持
つている出力インピーダンスとトランジスタＱ
９が持つているインピーダンスとの競争が起こ
り、この競争ために線４が0Vレベルか
ら“Ｈ”レベルへと向かうために必要とされる
時間が長くなつてしまう。
このように、入力信号の電位を保持することに
よつて増幅・出力を行なつた後に入出力線の電位
を変化させる必要のある従来の増幅回路において
は、この電位の変化の高速性が阻害されてしまう
という欠点があつた。
よつて増幅・出力を行なつた後に入出力線の電位
を変化させる必要のある従来の増幅回路において
は、この電位の変化の高速性が阻害されてしまう
という欠点があつた。
［発明の概要］
それゆえに、この発明の主たる目的は、増幅、
出力動作が完了した後の入出力ノードの電位の変
化を高速にし得る増幅回路を提供することであ
る。
出力動作が完了した後の入出力ノードの電位の変
化を高速にし得る増幅回路を提供することであ
る。
第１の発明を要約すれば、電源電位点と第１お
よび第２の入出力ノードの間に第１および第２の
ロードトランジスタが接続され、それぞれのドレ
インとゲートとが交互に接続された第１および第
２のドライバトランジスタのドレインが第１およ
び第２の入出力ノードに接続され、第１および第
２の入出力ノードに電位差が生じた後、導通状態
とされる放電用トランジスタが、第１および第２
のドライバトランジスタの共通接続されたソース
と接地電位点間に接続され、第１および第２のロ
ードトランジスタのゲートには所望の電圧にプリ
チヤージするためのプリチヤージ手段が接続さ
れ、第１および第２のロードトランジスタのゲー
トと第１および第２の入出力ノードとの間にそれ
ぞれ第１および第２のトランジスタが接続され、
それぞれのゲートには電源が入力される。
よび第２の入出力ノードの間に第１および第２の
ロードトランジスタが接続され、それぞれのドレ
インとゲートとが交互に接続された第１および第
２のドライバトランジスタのドレインが第１およ
び第２の入出力ノードに接続され、第１および第
２の入出力ノードに電位差が生じた後、導通状態
とされる放電用トランジスタが、第１および第２
のドライバトランジスタの共通接続されたソース
と接地電位点間に接続され、第１および第２のロ
ードトランジスタのゲートには所望の電圧にプリ
チヤージするためのプリチヤージ手段が接続さ
れ、第１および第２のロードトランジスタのゲー
トと第１および第２の入出力ノードとの間にそれ
ぞれ第１および第２のトランジスタが接続され、
それぞれのゲートには電源が入力される。
第２の発明は、第１の発明における第１および
第２のトランジスタのゲートに、電源に代えて第
１および第２の入出力ノードの電位の増幅が完了
した後に、データを書込ませるための書込信号が
与えられる。
第２のトランジスタのゲートに、電源に代えて第
１および第２の入出力ノードの電位の増幅が完了
した後に、データを書込ませるための書込信号が
与えられる。
［発明の実施例］
この発明の第１の実施例として、ｎチヤネルの
MOSトランジスタを備え、ｎチヤネルのダイナ
ミツクMOS RAMに用いられる出力プリアンプ
回路を、その周辺回路とともに第３図に示す。こ
の第３図に示した回路のうち、第１図に示した回
路と同様の部分の説明は省略し、新たな構成とな
つている部分を中心に説明する。第３図における
出力プリアンプ回路１０は、トランジスタＱ６お
よびＱ７にそれぞれ並列に接続されたトランジス
タＱ１３およびＱ１４を有している。このトラン
ジスタＱ１３とＱ１４とのゲートは電源VCCへと
接続されている。その他の構成は第１図の回路と
同じである。
MOSトランジスタを備え、ｎチヤネルのダイナ
ミツクMOS RAMに用いられる出力プリアンプ
回路を、その周辺回路とともに第３図に示す。こ
の第３図に示した回路のうち、第１図に示した回
路と同様の部分の説明は省略し、新たな構成とな
つている部分を中心に説明する。第３図における
出力プリアンプ回路１０は、トランジスタＱ６お
よびＱ７にそれぞれ並列に接続されたトランジス
タＱ１３およびＱ１４を有している。このトラン
ジスタＱ１３とＱ１４とのゲートは電源VCCへと
接続されている。その他の構成は第１図の回路と
同じである。
次に、この出力プリアンプ回路１０の動作を第
４図のタイミング図を参照して説明する。このう
ち、時刻t1における読出し前の状態と、時間帯t2
〜t4における読出し時の動作は、第１図に示した
出力プリアンプ回路１の動作（第２図）と同一で
ある。このうち、トランジスタＱ１３とＱ１４と
を付け加えたことによつて問題となるのは、時刻
t4における動作であるが、容量Ｃ１を通じてノー
ドＮ１を昇圧する場合においては、このノードＮ
１に接続されたトランジスタＱ１３のドレインは
高レベルとなるものの、トランジスタＱ１３のソ
ースもまたVCCレベルとなつているため、トラン
ジスタＱ１３はOFFである。また、トランジス
タＱ１４はONとはなつているが、この時点では
ノードＮ２を放電させるわけであるから、これに
よる影響はない。このため、読出し時には第３図
に示した出力プリアンプ回路１０の動作は第１図
の出力プリアンプ回路１と同様のものとなつてい
る。
４図のタイミング図を参照して説明する。このう
ち、時刻t1における読出し前の状態と、時間帯t2
〜t4における読出し時の動作は、第１図に示した
出力プリアンプ回路１の動作（第２図）と同一で
ある。このうち、トランジスタＱ１３とＱ１４と
を付け加えたことによつて問題となるのは、時刻
t4における動作であるが、容量Ｃ１を通じてノー
ドＮ１を昇圧する場合においては、このノードＮ
１に接続されたトランジスタＱ１３のドレインは
高レベルとなるものの、トランジスタＱ１３のソ
ースもまたVCCレベルとなつているため、トラン
ジスタＱ１３はOFFである。また、トランジス
タＱ１４はONとはなつているが、この時点では
ノードＮ２を放電させるわけであるから、これに
よる影響はない。このため、読出し時には第３図
に示した出力プリアンプ回路１０の動作は第１図
の出力プリアンプ回路１と同様のものとなつてい
る。
次に、書込み時の動作を説明する。時刻t5にお
いてクロツクφ4が“Ｈ”レベルとなると、トラ
ンジスタＱ１１およびＱ１２がONとなり、書込
回路５から書込信号がＤ線６と線７とを通つて
Ｉ／Ｏ線３と線４とにそれぞれ加わつてい
く。第１図に示した出力プリアンプ回路１の動作
を説明したときと同様に、この時点より前では
Ｉ／Ｏ線３は“Ｈ”レベルに、線４は0V
レベルになつていたものとし、この書込みはＩ／
Ｏ線３を0Vレベルに、線４を“Ｈ”レベ
ルにするように働くものと仮定する。トランジス
タＱ１３のゲートは電源VCCに接続されているた
めに、時刻t4においてＩ／Ｏ線３の電位が下がり
始め、VCC−VTHにまで減少すると、トランジス
タＱ１３は短時間の間にONとなつてノードＮ１
の放電を始め、ノードＮ１の電位はＩ／Ｏ線３の
電位に追随するようになる。すると、トランジス
タＱ１のゲート電圧が急速に下がつてＩ／Ｏ線３
を“Ｈ”レベルに保持しようと働いていたトラン
ジスタＱ１のインピーダンスが急速に高くなり、
Ｉ／Ｏ線３を“Ｈ”レベルに保持する駆動能力が
急激に低下する。このため、書込回路５が持つて
いる出力インピーダンスとトランジスタＱ１が持
つているインピーダンスとの間に競争はほとんど
発生せずに、高速にＩ／Ｏ線３の“Ｈ”レベルを
0Vへと書込むことが可能である。
いてクロツクφ4が“Ｈ”レベルとなると、トラ
ンジスタＱ１１およびＱ１２がONとなり、書込
回路５から書込信号がＤ線６と線７とを通つて
Ｉ／Ｏ線３と線４とにそれぞれ加わつてい
く。第１図に示した出力プリアンプ回路１の動作
を説明したときと同様に、この時点より前では
Ｉ／Ｏ線３は“Ｈ”レベルに、線４は0V
レベルになつていたものとし、この書込みはＩ／
Ｏ線３を0Vレベルに、線４を“Ｈ”レベ
ルにするように働くものと仮定する。トランジス
タＱ１３のゲートは電源VCCに接続されているた
めに、時刻t4においてＩ／Ｏ線３の電位が下がり
始め、VCC−VTHにまで減少すると、トランジス
タＱ１３は短時間の間にONとなつてノードＮ１
の放電を始め、ノードＮ１の電位はＩ／Ｏ線３の
電位に追随するようになる。すると、トランジス
タＱ１のゲート電圧が急速に下がつてＩ／Ｏ線３
を“Ｈ”レベルに保持しようと働いていたトラン
ジスタＱ１のインピーダンスが急速に高くなり、
Ｉ／Ｏ線３を“Ｈ”レベルに保持する駆動能力が
急激に低下する。このため、書込回路５が持つて
いる出力インピーダンスとトランジスタＱ１が持
つているインピーダンスとの間に競争はほとんど
発生せずに、高速にＩ／Ｏ線３の“Ｈ”レベルを
0Vへと書込むことが可能である。
線４においても同様の動作が行なわれ
る。すなわち、0Vであつた線４をトラン
ジスタＱ１２を通じて“Ｈ”レベルにしようとす
るとき、Ｉ／Ｏ線３は急速に0Vとなるため、
Ｉ／Ｏ線４を0Vに保持しようと働いていたトラ
ンジスタＱ９のインピーダンスが急速に高くなつ
て、高速に線４を0Vから“Ｈ”レベルに
書込むことが可能となる。
る。すなわち、0Vであつた線４をトラン
ジスタＱ１２を通じて“Ｈ”レベルにしようとす
るとき、Ｉ／Ｏ線３は急速に0Vとなるため、
Ｉ／Ｏ線４を0Vに保持しようと働いていたトラ
ンジスタＱ９のインピーダンスが急速に高くなつ
て、高速に線４を0Vから“Ｈ”レベルに
書込むことが可能となる。
第５図はこの発明の第２の実施例である出力プ
リアンプ回路２０およびその周辺回路を示す図で
あり、この回路ではトランジスタＱ６およびＱ７
にそれぞれ並列に、トランジスタＱ１５およびＱ
１６を接続しており、トランジスタＱ１５および
Ｑ１６のゲートはクロツクφ4へと接続されてい
る。他の構成は第１図または第３図の回路と同一
である。この場合の出力プリアンプ回路２０の動
作は第３図のタイミング図と同じタイミングとな
る。すなわち、トランジスタＱ１５およびＱ１６
のゲートにはクロツクφ4が与えられており、時
間帯t1ないしt4では、クロツクφ4は0Vであるため
トランジスタＱ１５およびＱ１６はこの時間帯で
はOFFとなつている。これは、出力プリアンプ
回路２０がこのトランジスタＱ１５およびＱ１６
を有していなかつた場合と同様の読出し動作を行
なうことを意味する。時刻t5においてクロツクφ4
が“Ｈ”レベルとなり書込み動作が始まると、こ
のクロツクφ4によつて２つのトランジスタＱ１
５およびＱ１６はONとなり、第１の実施例で説
明した動作と同様な動作によつて、高速の書込み
が可能となる。
リアンプ回路２０およびその周辺回路を示す図で
あり、この回路ではトランジスタＱ６およびＱ７
にそれぞれ並列に、トランジスタＱ１５およびＱ
１６を接続しており、トランジスタＱ１５および
Ｑ１６のゲートはクロツクφ4へと接続されてい
る。他の構成は第１図または第３図の回路と同一
である。この場合の出力プリアンプ回路２０の動
作は第３図のタイミング図と同じタイミングとな
る。すなわち、トランジスタＱ１５およびＱ１６
のゲートにはクロツクφ4が与えられており、時
間帯t1ないしt4では、クロツクφ4は0Vであるため
トランジスタＱ１５およびＱ１６はこの時間帯で
はOFFとなつている。これは、出力プリアンプ
回路２０がこのトランジスタＱ１５およびＱ１６
を有していなかつた場合と同様の読出し動作を行
なうことを意味する。時刻t5においてクロツクφ4
が“Ｈ”レベルとなり書込み動作が始まると、こ
のクロツクφ4によつて２つのトランジスタＱ１
５およびＱ１６はONとなり、第１の実施例で説
明した動作と同様な動作によつて、高速の書込み
が可能となる。
以上説明した実施例ではｎチヤネルのMOSト
ランジスタを例にとつたが、ｐチヤネルのMOS
トランジスタその他の電界効果形トランジスタに
よつても構成できることはいうまでもない。ま
た、ここではメモリの出力プリアンプ回路を考え
たが、増幅・出力を完了した後に入出力線の電位
を急速に変化させることが必要な増幅回路一般に
適用できる。
ランジスタを例にとつたが、ｐチヤネルのMOS
トランジスタその他の電界効果形トランジスタに
よつても構成できることはいうまでもない。ま
た、ここではメモリの出力プリアンプ回路を考え
たが、増幅・出力を完了した後に入出力線の電位
を急速に変化させることが必要な増幅回路一般に
適用できる。
［発明の効果］
以上のように、この発明によれば、増幅、出力
動作が完了した後に、第１および第２のトランジ
スタによつて入出力ノードの電位が第１および第
２のロードトランジスタのゲート電位に追従させ
るようにしたので、増幅と出力が完了した後に高
速で入出力ノードの電位を変化させることができ
る。しかも、第１および第２のトランジスタを追
加するだけでよく、従来の増幅回路の設計を大幅
に変える必要もなく、増幅回路を集積回路によつ
て構成する場合に大きな利点となる。
動作が完了した後に、第１および第２のトランジ
スタによつて入出力ノードの電位が第１および第
２のロードトランジスタのゲート電位に追従させ
るようにしたので、増幅と出力が完了した後に高
速で入出力ノードの電位を変化させることができ
る。しかも、第１および第２のトランジスタを追
加するだけでよく、従来の増幅回路の設計を大幅
に変える必要もなく、増幅回路を集積回路によつ
て構成する場合に大きな利点となる。
第１図は従来の増幅回路の例としての出力プリ
アンプ回路およびその周辺の回路を示す回路図で
ある。第２図は第１図に示した出力プリアンプ回
路の動作におけるタイミングを示すタイミング図
である。第３図はこの発明の第１の実施例である
出力プリアンプ回路およびその周辺回路を示す回
路図である。第４図は第３図に示した出力プリア
ンプ回路の動作のタイミングを示すタイミング図
である。第５図はこの発明の第２の実施例である
出力プリアンプ回路およびその周辺回路を示す回
路図である。 図において、１，１０および２０は出力プリア
ンプ回路、２はセンスアンプ、３はＩ／Ｏ線、４
は線、５は書込回路、６および７は書込デ
ータ線、Ｑ１〜Ｑ１６はMOSトランジスタ、Ｃ
１およびＣ２は容量、Ｎ１〜Ｎ３はノードをそれ
ぞれ示す。なお、各図において同一符号は同一ま
たは相当部分を示す。
アンプ回路およびその周辺の回路を示す回路図で
ある。第２図は第１図に示した出力プリアンプ回
路の動作におけるタイミングを示すタイミング図
である。第３図はこの発明の第１の実施例である
出力プリアンプ回路およびその周辺回路を示す回
路図である。第４図は第３図に示した出力プリア
ンプ回路の動作のタイミングを示すタイミング図
である。第５図はこの発明の第２の実施例である
出力プリアンプ回路およびその周辺回路を示す回
路図である。 図において、１，１０および２０は出力プリア
ンプ回路、２はセンスアンプ、３はＩ／Ｏ線、４
は線、５は書込回路、６および７は書込デ
ータ線、Ｑ１〜Ｑ１６はMOSトランジスタ、Ｃ
１およびＣ２は容量、Ｎ１〜Ｎ３はノードをそれ
ぞれ示す。なお、各図において同一符号は同一ま
たは相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 電源電位点と第１および第２の入出力ノード
の間に設けられた第１および第２のロードトラン
ジスタ、 それぞれのドレインとゲートとが交互に接続さ
れ、かつソースが共通的に接続され、前記ドレイ
ンがそれぞれ前記第１および第２の入出力ノード
に接続された第１および第２のドライバトランジ
スタ、 前記第１および第２のドライバトランジスタの
共通接続されたソースと接地電位点間に設けら
れ、前記第１および第２の入出力ノードに電位差
が生じた後、導通状態とされる放電用トランジス
タ、 前記第１および第２のロードトランジスタのゲ
ートを所望の電圧にプリチヤージするプリチヤー
ジ手段、 前記第１のロードトランジスタのゲートと前記
第１の入出力ノードとの間に設けられ、ゲートが
前記電源電位点に接続された第１のトランジス
タ、および 前記第２のロードトランジスタのゲートと前記
第２の入出力ノードとの間に設けられ、ゲートが
前記電源電位点に接続された第２のトランジスタ
を備えた、増幅回路。 ２ 電源電位点と前記第１および第２の入出力ノ
ードの間に設けられた第１および第２のロードト
ランジスタ、 それぞれのドレインとゲートとが交互に接続さ
れ、かつソースが共通的に接続され、前記ドレイ
ンがそれぞれ前記第１および第２の入出力ノード
に接続された第１および第２のドライバトランジ
スタ、 前記第１および第２のドライバトランジスタの
共通接続されたソースと接地電位点間に設けら
れ、前記第１および第２の入出力ノードに電位差
が生じた後、導通状態とされる放電用トランジス
タ、 前記第１および第２のロードトランジスタのゲ
ートを、所望の電圧にプリチヤージするプリチヤ
ージ手段、 前記第１のロードトランジスタのゲートと前記
第１の入出力ノードとの間に設けられ、前記第１
および第２の入出力ノードの電位の増幅が完了し
た後に、データを書込ませるための書込信号がそ
のゲートに与えられる第１のトランジスタ、およ
び 前記第２のロードトランジスタのゲートと前記
第２の入出力ノードとの間に設けられ、前記第１
および第２の入出力ノードの増幅が完了した後
に、データを書込ませるための書込信号がそのゲ
ートに与えられる第２のトランジスタを備えた、
増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59073251A JPS60214498A (ja) | 1984-04-10 | 1984-04-10 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59073251A JPS60214498A (ja) | 1984-04-10 | 1984-04-10 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60214498A JPS60214498A (ja) | 1985-10-26 |
| JPH0550076B2 true JPH0550076B2 (ja) | 1993-07-28 |
Family
ID=13512769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59073251A Granted JPS60214498A (ja) | 1984-04-10 | 1984-04-10 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60214498A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS629590A (ja) * | 1985-07-08 | 1987-01-17 | Nec Corp | 増幅回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6083295A (ja) * | 1983-10-13 | 1985-05-11 | Nec Corp | デ−タアンプ回路 |
-
1984
- 1984-04-10 JP JP59073251A patent/JPS60214498A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60214498A (ja) | 1985-10-26 |
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