JPS6083295A - デ−タアンプ回路 - Google Patents
デ−タアンプ回路Info
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- JPS6083295A JPS6083295A JP58191485A JP19148583A JPS6083295A JP S6083295 A JPS6083295 A JP S6083295A JP 58191485 A JP58191485 A JP 58191485A JP 19148583 A JP19148583 A JP 19148583A JP S6083295 A JPS6083295 A JP S6083295A
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- Japan
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- signal
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- Pending
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- 230000005669 field effect Effects 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 claims 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000004913 activation Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000013138 pruning Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、絶縁ゲート型電界効果トランジスタ（ＭＯＳ
、ｌ！”ＥＴ）を用いたダイナばツクＲＡＭのデータア
ンプ回路に関する。
、ｌ！”ＥＴ）を用いたダイナばツクＲＡＭのデータア
ンプ回路に関する。
近年、１トランジスタ型ＭＯＳダイナミック）（、ＡＭ
は、増々太容激化されるとともに高速化が要求されるよ
うになってきた。この高速化を実現するためには、ダイ
ナミック）ｔ Ａ Ｍの周辺回路の一つであるデータア
ンプ回路を高速化する必要性が生じ−（きた。
は、増々太容激化されるとともに高速化が要求されるよ
うになってきた。この高速化を実現するためには、ダイ
ナミック）ｔ Ａ Ｍの周辺回路の一つであるデータア
ンプ回路を高速化する必要性が生じ−（きた。
第１図は、従来のデータアンプ回路の回路図である。本
図の回路は、トランジスタＱ１〜Ｑｓｏ及びＨＷＩ−素
子Ｃ１，Ｃ２からなり、データアンプ活性化（８号φＤ
１データアンププルアップ１に号φＤ２，７”−タアン
プリセット信号φＰ及び電源電圧ＶＤＤの供給を受け、
−ヌｊの１１０パスラインＩ。、■０に接１ｐさ１れる
。符号Ｎ１〜Ｎ３は１１１１点である。
図の回路は、トランジスタＱ１〜Ｑｓｏ及びＨＷＩ−素
子Ｃ１，Ｃ２からなり、データアンプ活性化（８号φＤ
１データアンププルアップ１に号φＤ２，７”−タアン
プリセット信号φＰ及び電源電圧ＶＤＤの供給を受け、
−ヌｊの１１０パスラインＩ。、■０に接１ｐさ１れる
。符号Ｎ１〜Ｎ３は１１１１点である。
次にこの従来のデ−タアンプ回路の動作説明′をする。
リセット時には、データアングリセット信号φＰが用ｇ
ｈレベルに上がっており、節点Ｎ、、Ｎ２はＨｉｇｈレ
ベルとなっている。また、Ｉ１０パスラインＩｏ 、
Ｉｏは１１０バスプリチヤージトランジスタ（図示せず
） Ｋ 、１： ！７１７１−１ｉレベルに１Ｍ７’Ｃ
れており、節点Ｎ３は用ｇｈレベルよりトランジスタＱ
ｚｔＱａのＶＴ （スレッシホールド電圧）分だけ低い
電圧になっている。信号φＤ！、φＤｔｆｉＬｏｗレベ
ルである。絖出し時には、φＰがＬｏｗレベルに洛ち一
対のＩ１０バスラインエ。、工。に抗出し信号が伝達さ
れ、データアンプ活性化信号φＤｌがＨｉ ｇ ｈレベ
ルに上がり、トランジスタ（ｈ、Ｑｓの共通ソース節点
Ｎ３をＬｏｗレベルに落として、■。、Ｇの信号を増幅
する。今ｓ ＩＯの信号が１４ ｉ ｇ ｈで■。の信
号がＬｏｗの場合を考えると、トランジスタＱ３がＯＮ
状態、トランジスタＱ２はＯＦ Ｆ状態なので、Ｇ側の
１−１ ｉ ｇ ｈレベルのみを落とすとともに、トラ
ンジスタＱｓを介して、節点Ｎ２のＨｉ ｇ ｈレベル
をＬｏｗレベルに引き下げる。その後、データアンププ
ルアップ信号φＤ、がＨｉ ｇ ｈレベルに上がると、
節点Ｎ１のレベルが容量素子ＣＩによって、持ち上げラ
レ、トランジスタＱ６を弁して■。にＨｉｇｈ側のレベ
ル補償を行なう。
ｈレベルに上がっており、節点Ｎ、、Ｎ２はＨｉｇｈレ
ベルとなっている。また、Ｉ１０パスラインＩｏ 、
Ｉｏは１１０バスプリチヤージトランジスタ（図示せず
） Ｋ 、１： ！７１７１−１ｉレベルに１Ｍ７’Ｃ
れており、節点Ｎ３は用ｇｈレベルよりトランジスタＱ
ｚｔＱａのＶＴ （スレッシホールド電圧）分だけ低い
電圧になっている。信号φＤ！、φＤｔｆｉＬｏｗレベ
ルである。絖出し時には、φＰがＬｏｗレベルに洛ち一
対のＩ１０バスラインエ。、工。に抗出し信号が伝達さ
れ、データアンプ活性化信号φＤｌがＨｉ ｇ ｈレベ
ルに上がり、トランジスタ（ｈ、Ｑｓの共通ソース節点
Ｎ３をＬｏｗレベルに落として、■。、Ｇの信号を増幅
する。今ｓ ＩＯの信号が１４ ｉ ｇ ｈで■。の信
号がＬｏｗの場合を考えると、トランジスタＱ３がＯＮ
状態、トランジスタＱ２はＯＦ Ｆ状態なので、Ｇ側の
１−１ ｉ ｇ ｈレベルのみを落とすとともに、トラ
ンジスタＱｓを介して、節点Ｎ２のＨｉ ｇ ｈレベル
をＬｏｗレベルに引き下げる。その後、データアンププ
ルアップ信号φＤ、がＨｉ ｇ ｈレベルに上がると、
節点Ｎ１のレベルが容量素子ＣＩによって、持ち上げラ
レ、トランジスタＱ６を弁して■。にＨｉｇｈ側のレベ
ル補償を行なう。
以上が読出し時の動作説明であるが、本データアンプ回
路は、読出し後、１／（Ｊ−＜スライン■。。
路は、読出し後、１／（Ｊ−＜スライン■。。
Ｃに、読出し信号とは逆データの書き込み信号が伝達さ
れた場合に、書き込み信号に対する応答が迅速に行なえ
ないという欠点がある。つまりｓ ＩＯの耽出し信号が
Ｈｉｇｈで工。の書込み信号がＬｏｗ。
れた場合に、書き込み信号に対する応答が迅速に行なえ
ないという欠点がある。つまりｓ ＩＯの耽出し信号が
Ｈｉｇｈで工。の書込み信号がＬｏｗ。
の場合を考えると、 ｈｖ出し時にトランジスタＱｔが
ＯＦＦ状態、トランジスタＱ３がＯＮ状、暢なので、Ｑ
ｓは■１０パスラインＩ。のＨｉ ｇ ｈの書き込み信
号を打消すような作用をし、Ｉ１０〕（スラインＩ、の
Ｌｏｗの書込み信号がトランジスタＱ３をＯＦＦ状態に
するまで、その打消し作用力樋先く。
ＯＦＦ状態、トランジスタＱ３がＯＮ状、暢なので、Ｑ
ｓは■１０パスラインＩ。のＨｉ ｇ ｈの書き込み信
号を打消すような作用をし、Ｉ１０〕（スラインＩ、の
Ｌｏｗの書込み信号がトランジスタＱ３をＯＦＦ状態に
するまで、その打消し作用力樋先く。
このように、第１図のデータアンプ回路は、読出し後の
１込み時に書込み速度を遅くするように作動するから十
分に高速に作動できない欠点がある。
１込み時に書込み速度を遅くするように作動するから十
分に高速に作動できない欠点がある。
本発明の目的は、高速作動がｔ５Ｔｉ化なデータアンプ
回路の提供にある。
回路の提供にある。
本発明の構成は、ドレインとゲートが交叉接続してあり
ソースが共通しである一対の電界効果トランジスタと、
前記一対の′＃ｌｔ、′！１−効果トランジスタのドレ
インに各々接続しである一対の１１０パスラインに読出
し信号が伝達された際に前記ソー２を低電位に引き込む
手段とを有するデータアンプ回路において、前記一対の
Ｉ１０バスに前記Ｌｃ出し信号が伝達され前記ソースが
低電位に引き込まれた後であって前記Ｉ１０パスライン
に書込み信号の伝達があった時又はこの伝達の前に前記
ソースをフローティング状態にする手段を有することを
特徴とする。
ソースが共通しである一対の電界効果トランジスタと、
前記一対の′＃ｌｔ、′！１−効果トランジスタのドレ
インに各々接続しである一対の１１０パスラインに読出
し信号が伝達された際に前記ソー２を低電位に引き込む
手段とを有するデータアンプ回路において、前記一対の
Ｉ１０バスに前記Ｌｃ出し信号が伝達され前記ソースが
低電位に引き込まれた後であって前記Ｉ１０パスライン
に書込み信号の伝達があった時又はこの伝達の前に前記
ソースをフローティング状態にする手段を有することを
特徴とする。
次に図面を参照して本発明の詳細な説明する。
第２図はイ〈元明の一実施例の回路図である。本実施１
ｙ（１は、トランジスタＱ Ｉ−Ｑ １０及びＱ ２１
〜Ｑ 雪ｓ並びに谷叶素子ＣＩＩ ｚ Ｃ１２からなり
、データアンプ活性化信号φＤｌ＋データアンプルアッ
プ信号φが。
ｙ（１は、トランジスタＱ Ｉ−Ｑ １０及びＱ ２１
〜Ｑ 雪ｓ並びに谷叶素子ＣＩＩ ｚ Ｃ１２からなり
、データアンプ活性化信号φＤｌ＋データアンプルアッ
プ信号φが。
データアンプリセット信号φ２．ライトワンショット信
号φッ及び亀詠′屯圧ＶＤＤの供給を受け、一対のＩ／
Ｃ）パスライン１゜及び■。、に接続しである。
号φッ及び亀詠′屯圧ＶＤＤの供給を受け、一対のＩ／
Ｃ）パスライン１゜及び■。、に接続しである。
次に本実施列のｌｌ（ＩＪ作説明をする。リセット時、
Φを出し時は、第１図の従来レリでの動作説明と回じで
あシ、ライトワンショット信列φいはＬｏｗレベルのま
まであり、トランジスタＱ１のケート節点Ｎ４は、従来
レリで説明したデータアンプ活性化信号φがと回じ拗＠
全するので、説明は省く。そこで、１杭出し後、書込み
が行なわれる場合について説明をする。抗出し後Ｉ１０
パスライン■。のＦＩＪｅ、出し信号がＨｉｇｈで、Ｉ
１０パスライン■。の書込み信号がＬｏｗの場合ＶＣは
、従来例で説明したように、トランジスタＱ１がＯｆ＋
１１１１状態でトランジスタＱ３がＯＮ状態である。Ｉ
１０パスライン■。＋’Ｏに一国込み信号が伝達された
とき、ライトワン／ヨツト信号φＷは）Ｉｉｇｈレベル
に上がり、節点Ｎ４はｌｌｉｇｂレベルからＬｏｗレベ
ルに引き法とされる。従って、共通ソース節点Ｎ３を低
７１８位に引き落としているトランジスタＱ１はＯＦ
Ｆ状態となり、ｉ′Ｉｒｊ点Ｎ３はｌ、ｏｗフローティ
ング状態となる。従って、ｌ；ｉｊ記■メ勺パスライン
■。の遣込み（、（号が１洸出し信号とは逆データの、
Ｌｏｗ、１／（Ｊパスライン■。の潜込み信号が読出し
信号とは逆データのＨｉｇｈの場合、ＯＮ状態のトラン
ジスタＱ３を介してＨｉｇｈ信号が引き抜かれることは
なく、俯込み時のスピードは遅くならない０ 以上ｈシｌ明したように、本発明のデータアンプ回路は
読出し後の簀１込み時に１刈込み信号に迅速に応答する
。そこで、本発明によれば高速作動が５ｈ“４超なデー
タアンプ回路が提供できる。
Φを出し時は、第１図の従来レリでの動作説明と回じで
あシ、ライトワンショット信列φいはＬｏｗレベルのま
まであり、トランジスタＱ１のケート節点Ｎ４は、従来
レリで説明したデータアンプ活性化信号φがと回じ拗＠
全するので、説明は省く。そこで、１杭出し後、書込み
が行なわれる場合について説明をする。抗出し後Ｉ１０
パスライン■。のＦＩＪｅ、出し信号がＨｉｇｈで、Ｉ
１０パスライン■。の書込み信号がＬｏｗの場合ＶＣは
、従来例で説明したように、トランジスタＱ１がＯｆ＋
１１１１状態でトランジスタＱ３がＯＮ状態である。Ｉ
１０パスライン■。＋’Ｏに一国込み信号が伝達された
とき、ライトワン／ヨツト信号φＷは）Ｉｉｇｈレベル
に上がり、節点Ｎ４はｌｌｉｇｂレベルからＬｏｗレベ
ルに引き法とされる。従って、共通ソース節点Ｎ３を低
７１８位に引き落としているトランジスタＱ１はＯＦ
Ｆ状態となり、ｉ′Ｉｒｊ点Ｎ３はｌ、ｏｗフローティ
ング状態となる。従って、ｌ；ｉｊ記■メ勺パスライン
■。の遣込み（、（号が１洸出し信号とは逆データの、
Ｌｏｗ、１／（Ｊパスライン■。の潜込み信号が読出し
信号とは逆データのＨｉｇｈの場合、ＯＮ状態のトラン
ジスタＱ３を介してＨｉｇｈ信号が引き抜かれることは
なく、俯込み時のスピードは遅くならない０ 以上ｈシｌ明したように、本発明のデータアンプ回路は
読出し後の簀１込み時に１刈込み信号に迅速に応答する
。そこで、本発明によれば高速作動が５ｈ“４超なデー
タアンプ回路が提供できる。
本発明の一実施例の回路図である。
Ｑｓ−Ｑ＋ｏ＋ Ｑ２１−Ｑ２１”””）ランジスタ、
Ｃ１゜Ｃ２・・・、・、答２．に素子、φ０．・・・・
・・テータアンプ活性比信号、φＤ、・・・−・・デー
タアンププルアップ１１Ｍ号、φＰ・・・データつ′ン
ブリセット信号、φＷ゛・・・・・ライトワンショット
信号、〜’ＤＤ・・・・・巾、Ｗ６圧、’０１’ｏ・・
・・・１／（Ｊパスライン、１’Ｊ、〜Ｎ４°°゛°°
節点。
Ｃ１゜Ｃ２・・・、・、答２．に素子、φ０．・・・・
・・テータアンプ活性比信号、φＤ、・・・−・・デー
タアンププルアップ１１Ｍ号、φＰ・・・データつ′ン
ブリセット信号、φＷ゛・・・・・ライトワンショット
信号、〜’ＤＤ・・・・・巾、Ｗ６圧、’０１’ｏ・・
・・・１／（Ｊパスライン、１’Ｊ、〜Ｎ４°°゛°°
節点。
Claims (1)
- ドレインとゲートが交叉接続してありソースが共通にし
である一対の電界効果トランジスタと、前記一対の′電
界効果トランジスタのドレインに各々接続しである一対
のＩ１０パスラインに読出し信号が伝達された際に１ｉ
Ｊ記ソースを低電位に引き込む手段とを有するデータア
ンプ回路において、前記−メ１のＩ１０バスに＋４：Ｉ
記ｍｅ、出し信号が伝達され前記ソースが低電位に引
き込まれた後でゎって前記ｊ１０パスラインに付込み信
号の伝達があった時又はこの伝達のｕｉＪに＋ｉｉＪ記
ソースケノローティング状悪にする手段を有することを
特徴とするデータアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191485A JPS6083295A (ja) | 1983-10-13 | 1983-10-13 | デ−タアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191485A JPS6083295A (ja) | 1983-10-13 | 1983-10-13 | デ−タアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6083295A true JPS6083295A (ja) | 1985-05-11 |
Family
ID=16275424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58191485A Pending JPS6083295A (ja) | 1983-10-13 | 1983-10-13 | デ−タアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083295A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60214498A (ja) * | 1984-04-10 | 1985-10-26 | Mitsubishi Electric Corp | 増幅回路 |
-
1983
- 1983-10-13 JP JP58191485A patent/JPS6083295A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60214498A (ja) * | 1984-04-10 | 1985-10-26 | Mitsubishi Electric Corp | 増幅回路 |
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