JPH05504237A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 高速ダイナミックＣＭＯＳ回路 技術分野 本発明は高速ダイナミックＣＭＯ８回路に関するものであり、より詳細には論理 アレイ、メモリアレイ及びマルチプレクサに応用され非常に高速で低電力動作を する高速ダイナミックＣＭＯ５回路に関するものである。

従来Ｑ技術 メモリアレイ、プログラマブル論理アレイ及びマルチプレクサを含むＶＬＩＳ回 路の主要構成ブロックにおける高速性能に対する要求が、回路技術の急速な発展 によって高まってきた。これらの回路は、導入時はダイナミックＣＭ　ＯＳ論理 か使用され、最大の速度で低コストで供給された。プログラマブル論理アレイ（ ＰＬＡｓ）ダイナミックＣＭＯＳ論理はＡＮＤプレーン又はＯＲブレーンに使用 され性能を高めてきた。このプログラマブル論理アレイ（ＰＬＡｓ）ダイナミッ クＣＭＯＳ論理はさらに、マルチプレクサのデコーダ部及びメモリアレイにも使 用されてきた。

ダイナミックＣＭＯＳ論理は出力ノードを有するｎトランジスタ論理により構成 され、この出力ノードはｎトランジスタ（矛先電相）によってＶＤＤの電圧に予 充電され、ｎトランジスタ（評価モード）によって条件に従って放電される。

また、このダイナミックＣＭＯＳ論理は出力ノードを有するｎトランジスタ論理 により構成され、この出力ノードはｎトランジスタによってｖＳＳの電圧に予充 電され、ｎトランジスタによって条件に従って放電される。

２プレ一ンダイナミツクＣＭＯ３論理ＰＬＡｓ、マルチプレクサアレイ、メモリ アレイにおいては、ｎトランジスタ論理構造入力ブレーンの出力は、多重相クロ ックを用いた中間論理を通して、直接にｎトランジスタ論理構造出力ブレーンに 接続されている。この中間論理のために、設置場所か必要になり、がっ回路全体 の動作が遅くなる。

この発明の回路は中間論理及び多相クロックか不要であり、従って、中間論理の 設置場所が減少でき動作速度を速くできる。本発明の基本ゲートは出力ノートが 評価の前にｖＳＳに放電され、その評価の間ｎトランジスタによって条件的に充 電される。プログラマブル論理アレイ、マルチプレクサ及びメモリアレイ回路は 本発明の基本ゲートを用いて構成することかできる。

アメリカベル研究所の発明者Ｔｈｏｍａｓ　Ｈ，Ｍｏｙによって出願され、１９ ８７年９月２９８ｉこ特許された米国特許第４，６９７，１０５は本発明の回路 に最も近い先行技術である。その特許に開示されたプログラマブル論理アレイ回 路はＡＮＤブレーンとＯＲプレーンを有し、単相のクロックパルスによって駆動 され、２つのプレーン間に中間論理を有しない。

発明の開示 この発明は、単相のクロックパルスで動作する２ブレ一ン論理アレイ回路を用い 、入力ブレーンと出力ブレーンを有している。入力ブレーンは行と入力列のアレ イによって構成される。出力ブレーンは、行と少なくとも１つの出力列のアレイ によって構成される。一連の第１のトランジスタは入力ブレーンで行と人力列の 交点で選択的に接続され、入力列上の１つの電荷か、入力列と第１のトランジス タを共用する行のとれかで放電する。一連の第２のトランジスタは、出力ブレー ンで行と少なくとも１つの入力列の交也で選択的に接続され、打上の１つの電荷 か、行と第２のトランジスタを共用する出力列のとれかで放電する。この回路は さらに、第１の、第２の、第３の、第４の、及び第５のゲート手段を含む。第１ のゲート手段は、各クロックパルスの第１の状態の間、各人力列に入力信号の第 １のセットを送出する。第５のゲート手段は、各タロツクパルスの第２の状態の 間、論理アレイ回路の出力に少なくとも１つの出力列の状態を送出する。これら の特徴については米国特許第４，９６７．１０５に記述されている。

本発明は次のような特徴を有している。第２のゲート手段は、各クロックパルス の第１の状態の間、打上の電荷を放電させる。第４のゲート手段は、各タロツク パルスの第１の状態の間、少なくとも１つの列ラインの出力を予充電する。

第３のゲート手段は、各クロックパルスの第２の状態の一部の間、人力信号の第 ２のセットを行の一つに伝送する。第３のゲート手段は、予充電回路によって単 相クロックパルスから作られた第２のパルスによって制御される。予充電回路は 中央のノートに並列に接続された４つの要素、コンデンサ手段、アースへ放電す る放電ゲート手段、電荷源に接続された充電ゲート手段及びＯＲゲート手段を有 する。中央のノードと単相パルス手段はＯＲゲート手段に入力として接続される 。

単相クロックパルス手段はコンデンサ手段を放電ゲート手段を通じて放電するよ うに制御される。ＯＲゲート手段の出力は充電ゲート手段を通してコンデンサ手 段への充電を制御し第２のパルスを発生する。

第１の形態として、本発明の回路は、入力信号の第２のセットか全てハイ状態で あり、充電された第１の入力列と第１のトランジスタを共用しない行を充電する プログラマブル論理アレイ硝８　Ｉこ応用される。

第２の形態として、本発明の回路は、入力信号の第１のセットが行の１つを選択 するために用いられ、少なくとも１つの出力列か単一の出力列であり、この回路 で、選択された行と関連する入力信号の竿２のセットの状態を論理アレイ回路の 出力に通過させるマルチプレクサ回路に応用される。

各タロツクパルスの第１の状態の長さは単相クロックパルスの周期の１／２より も少し大きく取られる。第１のゲート手段、第２のゲート手段、第４のゲート手 段、第５のゲート手段か単相パルスの周期の１／２の間、オンになるように構成 される。第３の手段が単相パルスの周期のほぼ１／８の期間、オンになるように 構成される。

第３の形態として、本発明の硝常ヨ、次のような特徴を有している。少なくとも １つの出力列が偶数の出力列であり、この回路は、一連のメモリ蓄積要素を有し ている。各メモリ蓄積要素はそれぞれのメモリ蓄積要素上のデータラインに接続 された一対の出力列上で、相補形で表わされる蓄積データに適応する。信号は、 第１のゲートを通じて入力し、メモリ蓄積要素のデータライン上のゲートに接続 され選択された行によってメモリ蓄積要素をアドレスする。各一対の出力列はそ れぞれの比較器の人力に接続され、その出力は第５のゲート手段を通じて送出さ れる。第５のゲート手段は単相のクロックパルスと読出／書込ラインによって制 御される。データ入力は第６のゲート手段を通じて回路に人力し、第７のゲート 手段を通じて相補形で各一対の出力列に送出される。第６のゲート手段は、単相 のクロックパルスによって制御され、第７のゲート手段は単相のクロックパルス と読出／書込制御ラインとによって制御される。第６のゲート手段は各クロック パルスの第１の状態の間データを送出する。第５のゲート手段と第７のゲート手 段は読出／書込制御ラインの状態に応じて、各クロックパルスの第２の状態の間 、データ出力及びデータ入力をそれぞれ送出する。

この発明は図面を用いて適切な実施例によって以下に説明される。

図面の簡単な説明 図１は従来の２相ダイナミックＣＭＯ５論理を示す回路図である。これらのゲー トに接続された中間論理は２相クロツク入力信号を必要とする従来の回路である 。

図２は図１に示されるダイナミックＣＭＯＳ論理と中間論理とがら構成される従 来のプログラマブル論理アレイを示す。

図３は図１及び図２で使用される代表的なりロック人力φ７、φ２を示す。

図４は周期２ｔ、の外部クロックによて図１及び図２の回路で必要な２相クロツ ク人力φいφ−を作る代表的な回路を示す。

図５は本発明の一対のダイナミックＣＭＯＳゲート、及び本発明のＣＭＯＳゲー トで必要な２相クロツク入力信号を発生するタイミング信号発生器を有する回路 図である。

図６は、Ｎ５の回路によって発生されるクロック入力信号を示すタイミング図で ある。

図７は本発明のダイナミックＣＭＯＳゲートを用いたプフグラマブル論理アレイ 回路を示す図である。

図８はダイナミックＣＭＯＳゲートを用いたマルチプレクサを示す図である。

図９は本発明のダイナミックＣＭＯＳゲートを用いたメモリアレイ回路を示す図 である。

図１に示される従来の基本的なダイナミックＣＭＯＳ論理は第１クロック人力φ １力仏イのとき矛先電相になる。すなわち、第１クロック人力φ１力いイのとき 、予充電ｐトランジスタ１２のオンとｎトランジスタ１３をオフが同時に生じる 。

予充電ｐトランジスタ１２を通った電荷はノード１４を予充電する。第２クロッ ク人力φ２は矛先電相の間、ハイに維持され、ノード１４の状態にががわらず、 ＮＯＲゲート１５の出力りをローに維持する。入力Ａ、Ｂ及びＣは矛先電相の間 切り換えることができるが、その他の時は一定値に維持される。クロック人力φ １がローになると、予充電ｐトランジスタ１２と１３はそれぞれオフ及びオンと なる。

もし、入力Ａ、Ｂ及びＣ力仏イ状態の時は、ノード１４上の電荷はアースに放電 する。その他の場合はノード１４はハイに維持される。

２相クロツク図はノード１４の状態が安定になるまではクロック人力φ、はロー に落ちないように設定される。ノード１４上の値はインバータ１６を通じてＮ。

Ｒゲート１５の入力に送出され、クロック人力φ２がローになった後でＮＯＲゲ ート１５の出力りでの値はノード１４の値と同じになる。ノード１７はノード１ ４と同時に予充電された電荷を運び、ＮＯＲゲート１５の出力りの値は（タロツ クφ５、φ抄双方がローの時）入力ＥとＦの値に従って評価相の間ノード１７の 出力値を決める。

図２は、図１の２相ダイナミックＣＭＯ８論理で使用させるプログラマブル論理 アレイを示す。論理アレイはＡＮＤブレーンとＯＲブレーンを有する。ＡＮＤブ レーンは一連の入力ゲート２０を有し、それぞれは２相クロツクの第１のクロッ ク人力φ１によって制御される。対になったインバータ２１と２２は各ゲート２ ０の出力の１１に接続される。インバータ２１と２２の出力はそれぞれ反転入力 列ライン２３と非反転入力列ライン２４にそれぞれ接続される。図２の回路は一 対の行ライン２５を有し、各ラインは予充電ｐトランジスタ２６を通じて電源電 圧ＶＤＤに接続される。一対のアースライン２７は直列ｎトランジスタ２８を通 じてＶＳＳに接続される。ｎトランジスタ２６とｎトランジスタ２８の各対のゲ ートは図示されないインバータを通じて第１のクロック人力φ１に接続される。

一連の第１の論理トランジスタ３０は各チャネルが行ライン２５とアースライン ２７間にまたがるように選択的に接続され、そのゲートはそれぞれ反転入力列ラ イン２３又は非反転入力列ライン２４に接続される。各行ライン２５はインバー タ３１に接続され、その出力は２つの入力ＮＯＲゲート３２の一方の入力に接続 される。各ＮＯＲゲート３２の他の人力は第２のクロック人力φ２である。ＯＲ ブレーンは一対の出力列ライン３３を有し、それぞれｎトランジスタ３４を通じ てＶＤＤに接続されている。また、ＯＲブレーンは一対の出力アースライン３５ を有し、それぞれｎトランジスタ３６を通じてＶＳＳに接続されている。一対の ｎトランジスタ３４とｎトランジスタ３６のゲートは図示されないインバータを 通じて第１のクロック人力φ、に接続される。

一連の第２の論理トランジスタ３７は各チャネルが出力列ライン３３とアースラ イン３５間にまたがるように選択的に接続され、そのゲートは行ライン２５に接 続される。各出力列ライン３３は第２のクロック人力φ２によって制御される出 力ゲート３８の入力に接続される。出力ゲート３８の出力はその後インバータ３ ９を通過する。

各入力ゲート２０かオンの時、すなわち、クロックφ、がハイの時、３つの人力 Ａ、Ｂ及びＣは各反転入力列ライン２３上に反転されて現れ、非反転入力列ライ ン２４上には非反転状態で現れる。各反転入力列ライン２３と非反転入力列ライ ン２４は第１の論理トランジスタ３０の一つ又はそれ以上のゲートに接続される 。

反転入力列ライン２３と非反転入力列ライン２４の一つがハイ状態であれば、そ の列ラインに接続された第１の論理トランジスタ３０はオンとなり、各アースラ イン２７に対応した行ライン２５に接続される。

この相の間、予充電ｐトランジスタ２６はオンになり、ｎトランジスタ２８はオ フになり、このため、オン状態の第１の論理トランジスタ３０に接続された行あ るから、行ライン２５の状態はＯＲブレーンに影響を与えない。その後、クロッ クφ、がローになると、ＡＮＤブレーンとＯＲブレーンの予充電は終了し、オン 状態の第１の論理トランジスタ３０に接続された行ライン２５は放電する。

クロック人力φ２かローになると、人力信号はＡＮＤプレーン論理を通じて伝送 される。その後、各行ライン２５の状態はＯＲブレーンに移る。各行ライン２５ はＯＲブレーン上の１つ又はそれ以上の第２の論理トランジスタ３７のケートに 接続され、出力列ライン３３がトランジスタ３６を通して放電するようにするこ ともできる。図２のプログラマブル論理アレイの出力例として、Ｓ出力は（Ａ・ Ｂ−Ｃ）　＋（Ａ−Ｃ）に等しくなる。

図３は、図１及び図２で使用される代表的なりロック人力φ１、φユを示す。図 ４は周期２ｔ、の外部クロックによて２つのクロック人力φ２、φ２を作る代表 的な回路を示す。外部クロック入力は、Ｊ−にマスタ／スレイブ・フリップフロ ップ４１に供給され、外部クロックの半分の周波数であるクロック人力φ１を発 生する。

外部クロック入力とクロック人力φ、がＯＲゲート４２に供給され、クロック人 力φ２を発生する。図４において、クロック人力φ２は評価位相においてクロッ ク人力φ、の半分がローになる。この様子は図３に示される。評価相の半分（図 ３におけるｔユ＋１．）は、ＡＮＤブレーン出力がＯＲブレーン論理を通過する 前に、ＡＮＤプレーン論理を安定するために使用される。時間ｔ、はＡ、ＮＤブ レーンにおいてノード１４の信号レベルが変化するための時間であり、ｔ、はク ロック人力φ２がローになる前に安定性を確保するための冗長時間である。時間 ｔ−は一般的にはｔ、と同じである。

評価相の後半（図３の時間１４＋１．）は信号をＯＲブレーンに転送するための 使用される。時間ｔ４はタロツク人力φ２がローになった後、ノード１７の信号 レベルが変化するための時間である。ｔ５は無駄時間である。この従来の回路は 信号を入力から出力に通過させるために２つの外部クロック入力が必要であった 。しかしながら、後で説明するように、本発明においては冗長時間ｔ、は必要が なく、信号を入力から出力に通過させるために単に１つの外部クロック入力のみ で足りる。

図５は本発明の一実施例のダイナミックＣＭＯＳ論理回路を示す図である。図５ は、タイミング信号発生回路４６によって駆動される一対の基本論理ゲート回路 ４４及び４５によって構成される。図６はタイミング信号発生回路４６が外部ク ロック入力によって発生した２つのクロックφ１、φ、を示す。

以下に図５の実施例の動作について説明する。ドライバ５０を通過した外部クロ ック入力はタロツク人力φ１を発生する。そのクロック入力はｎトランジスタ５ １と５２を駆動し、さらに、インバータ５４を通じてｎトランジスタ５３を駆動 する。外部クロック人力がハイの時、ｎトランジスタ５１と５２及びｎトランジ スタ５３はすべてオンになる。コンデンサＣ８はｎトランジスタ５１を通じて放 電し、ノード５５はロー状態に落ちる。ＯＲゲート５６の出力はクロックかφ２ であり、これがハイになるとトランジスタ５７と５８はオフになる。ノード５９ の電荷かＶＳＳに放電するとノード６０は同時にトランジスタ５３を通じてＶＤ Ｄに予充電される。外部クロック入力がローのとき、ｎトランジスタ５１と５２ 及びｎトランジスタ５３はオフになる。ＯＲゲート５６は２つの人力がローの時 、クロックφ２はローになる。コンデンサＣ１は、トランジスタ５８を通じて評 価論理ゲート回路４４に電荷を転送するに十分な時間の間、クロックφ２をロー に維持することができる容量に決められる。その時間は一般的には外部クロック 入力の期間の１／８程度である。

Ｃ１が充電された後、ＯＲゲート５６の１つの入力がハイになると、クロック人 力φ２はハイになり、トランジスタ５７及び５８はオンになる。論理人力Ａ、Ｂ 及びＣはトランジスタ５８がオンの量決定される。もし、これらの入力の１つが ハイになると、ノード５９はアース状態になる。その他の場合はノート５９はハ イ状態となる。ノード５９は、また、ＯＲブレーンのＤ入力に接続され、通常能 の基本論理ゲート回路４５の入力に接続される。

ノード５９上の負荷容量を小さくするために、評価論理ゲート回路４４の出力は 一対の駆動インバータ６１．６２によってバッファされる。入力り、Ｅ、Ｆは共 に基本論理ゲート回路４５を通じて０ＵＴＰＵＴ出力を発生する。外部クロック 入力かハイに戻ると、ｎトランジスタ５１と５２及びｎトランジスタ５３はオン になり、クロッキングの影響を受けないようになる。以下、このようなプロセス が繰り返される。本発明の回路は従来技術のように冗長時間を必要としない。評 価論理ゲート回路４４から基本論理ゲート回路４５に信号を通過させる冗長時間 は外部クロックサイクルの期間に等しい。すなわち、本発明においては、従来技 術における回路の伝送に必要であった時間の半分である。

図６において、期間１と期間２はタロツク人力φ１及びφ−間の関係を説明する ために使用される。期間１と期間２は外部クロック入力の期間と等しく、期間２ は期間１よりも少し短い。図７、図８及び図９は本発明のクロッキング回路を示 す３つの実施例を示す。これらの３つの回路はタイミング信号発生回路４６の信 号発生口路を用いている。図７は、図２の従来の回路と対応するプログラマブル 論理アレイを示す図である。図８はマルチプレクサを示す図、図９はメモリ回路 を示す図である。

図７のプログラマブル論理アレイ回路に関し、各入力Ａ、Ｂ及びＣは、クロ・ツ ク人力φ、によって制御される入力伝送ゲート６３に供給される。入力伝送ゲー ト６３の出力は第１のインバータ６５を通じて反転入力列ライン６４に接続され る。

第１のインバータ６５の出力は第２のインバータ６７を通して非反転入力列ライ ン６６に接続される。図７の回路は、図２で上述したと同様に、反転入力列ライ ン６４と非反転入力列ライン６６、行ライン６８、列ライン６９の出力、第１の 論理トランジスタ７０及び第２の論理トランジスタ７１に接続されている。図７ の回路は、また、行ライン６８の１つと７８８間にチャネルを構成するトランジ スタ７２を有し、そのゲートはクロック人力φ１に接続される。電荷は、ゲート かクロック人力φ２に接続されたトランジスタ７３を通じて、ＶＤＤから行ライ ン６８に移動する。電荷は、ゲートがインバータ７５を通じてタロツク人力φ１ に接続されたトランジスタ７４を通じて、ＶＤＤから列ライン６９の出力に移動 する。

各出力列ライン６９はインバータ７７経由のタロツク人力φ１によって制御され る出力伝送ゲート７６に接続される。出力伝送ゲート７６の出力は、一連のイン バータ７８によって反転されるとき、プログラマブル論理アレイ回路の出力を表 す。

図７のプログラマブル論理アレイ回路について以下に説明する。クロック人力φ １力仏イになるとき、入力Ａ、Ｂ及びＣの状態は各入力反転入力列ライン６４及 び非反転入力列ライン６６に現れ、行ライン６８上の電荷はトランジスタ７２を 通じて放電され、一連のインバータ７８上の出力状態は出力Ｓ、Ｔ、Ｕ及び■に なる。その後クロック人力φ、がローになると、入力ＡＳＢ及びＣ上の何らかの 変化があっても反転入力列ライン６４及び非反転入力列ライン６６に影響を及ぼ さないようになり、トランジスタ７２をオフにする。トランジスタ７４がオフに なると、出力列ライン６９の予充電は終了する。その後、クロックφ−は短い時 間ローになり、各トランジスタ７３はＶＤＤからの電荷を行ライン６８に送出す る。

電荷は、すべてオフ状態にある第１の論理トランジスタ７０に接続された行ライ ン６８に保持される。

行ライン６８の状態はどの列ライン６９の出力を電荷を保持するかを決める。

行ライン６８力いイの状態であると、行ライン６８に接続された第２の論理トラ ンジスタ７１は列ライン６９を通じて電荷を放電する。各出力伝送ゲート７６１ ｉオンであるから、列ライン６９の出力状態はインノく一タ７８の出力で反転さ れる。

クロック人力φ１力いイになると、これらのプロセスは繰り返される。図５の基 本回路のように、バッファ手段はＡＮＤプレーンの出力とＯＲプレーンの人力と の間に置かれなければならない。図７の各ドライバ７９は一対の駆動イン／ュー タで構成され、図５で説明した駆動インバータ６１．６２に対応した構成と機能 を有している。

図８のマルチプレクサ回路は同様に動作する。この回路においては、人力Ａ、Ｂ 及びＣは行ライン８０．８１又は８２の１つを選択する。例えば、（Ａ、Ｂ、Ｃ ）の値が（１、Ｏ，Ｏ）のときは、行ライン８０を選択する。クロ・ツクφ２か ／Ｓイになると、Ｄ入力の状態は行ライン８０上に保持される。ＥＳＦ入力の状 態ζま行ライン８１．８２上に保存されない。これは（Ａ、Ｂ、Ｃ）の値が（１ ，０１０）であるから、行ライン８１又は８２に入力した電荷はトランジスタ８ ３．８４を通じて放電されるからである。行ライン８ｏの状態は、トランジスタ ８６を通じて予充電された後、出力列ライン８５の状態を決める。もし、行ライ ン８０がハイてあれば、出力列ライン８５の出力はローになり、もし、行ライン ８０の出力がローであれば、出力列ライン８５はノ＼イの状態を保持する。Ｓ出 力の状態は出力列ライン８５の状態の反転状態にある。もし、（ＡＳＢＳＣ）の 値か（０，１，０）のときは、外部クロック人力の１サイクル後のＥ人力の値と 同じくなる。

図９のメモリ回路に関し、クロック人力φ１かノ＼イのとき、一対のゲート９０ ．９１及び９２はオンである。一対のゲート９０はアドレス選択値（ＡＤＤＲＩ 、ＡＤＤＲ２）を一対のインバータ９３．９４に送出する。アドレス選択値（Ａ ＤＤＲＩ、ＡＤＤＲ２）が（１，１）であるとき、行ライン９５が選択され、ア ドレス選択値（ＡＤＤＲＩ、ＡＤＤＲ２）か（ｏｌｏ）であるとき、行ライン９ ６か選択される。タロツク人力φ１力仏イのとき、一対のゲート９１はオンにな り、行ライン９５．９６はアースになる。一対のゲート９２は入力データ値ＩＮ １及びＩＮ２を一対のインバータ９７．９８に通過させる。

タロツク人力φ１がローになった後、クロック人力φ−はローになり、その後す ぐにハイになる。もし、行ライン９５が選択されると、行ライン９５はクロック 人力φ２がハイに戻った後にハイ状態に保持される。行ライン９５力仏イ状態に なるとトランジスタ１００，１０１．１０２及び１０３はオン状態になる。書き 込み動作のとき、出力列ライン１０５及び１０６の相補状態は蓄積手段１０８の 状態を決定する。また出力列ライン１１０及び１１１の相補状態は蓄積手段１１ ２の状態を決定する。もし、続出／書込（Ｒ／Ｗ　）入力が書込サイクルにおい てローであると、タロツク人力と（Ｒ／Ｗ）入力はインバータ１１６及び１１７ によってそれぞれ反転されるので、タロツク人力φ１がローになると、ＡＮＤゲ ート１１５の出力はハイになる。

その後、トランジスタ１２０，１２１．１２２及び１２３はオフ状態になる。

伝送ゲート１２４及び１２５は、Ｒ／Ｗ入力かローの間はＡＮＤゲート１２６の 出力かローのままであるから、オフを維持する。トランジスタ１００，１０１． １０２．１０３．１２０，１２１．１２２及び１２３は全てオンになり、一対の インバータ９７及び９８の値は蓄積ユニット１０８及び１１２に通過する。各蓄 積ユニット１０８及び１１２の以前の値は保持又はフリップされる。クロック人 力φ１がハイになると、トランジスタ１００．１０１．１０２．１０３．１２０ ．１２１．１２２及び１２３はオフになり、蓄積ユニット１０８及び１１２上の 値はもはや影響されない。もし、ＲＡＷ入力かハイになり（続出サイクルの間） 、タロツク人力φ１がローになると、ＡＮＤゲート１１５及び１２６の出力はそ れぞれロー及びハイになる。トランジスタ１２０，１２１．１２２及び１２３は 、それによって読出サイクルの間オンに保持される。

トランジスタ１００，１０１．１０２及び１０３並びに伝送ゲート１２４及び１ ２５は、タロツク人力φ、がローの続出サイクルの部分の間、オンになる。

蓄積ユニット１０８及び１１２は一対の比較器１２８及び１２９のそれぞれの入 力に通過させ、インバータ１３０及び１３１の出力にそれぞれ出力される。図９ の０ＵＴＩ、０ＵＴ２に示されるように、それらの出力はクロック人力φ１がハ イ状態に戻っても影響されない。トランジスタ１３２は、クロック人力φ１によ って直接駆動されるＮＭＯＳトランジスタである。一方、図７と図８の回路中の 予充電トランジスタは、反転クロック人力φ１によって駆動されるＰＭＯＳトラ ンジスタである。この両者の差は図７と図８の回路の出力列ラインに必要なノイ ズマージンが図９の回路では不要になることである。これは図９において、比較 器１２８と１２９かあるからである。メモリ回路の適正に動作させるためには、 Ｒ／Ｗ人力は外部クロック入力かロー状態にある間その状態を変えないようにす べきである。

工業上の応」 以上説明したように、本発明によれば、プログラマブル論理アレイ、マルチプレ クサ、メモリ回路はすべて単相のクロックで動作する。また、これらの回路では 非常に高い周波数のクロック、例えば、１００ＭＨｚ、て動作できる。

国際調査報告 国際調査報告 Ｓ＾　３６９８９

Claims (7)

【特許請求の範囲】
1. １．入力プレーンと出力プレーンを有し、単相のクロックパルスで動作する２プ レーン論理アレイ回路において、 入力プレーンは行（６８）と入力列（６４、６６）のアレイによって構成され、 出力プレーンは、行（６８）と少なくとも１つの出力列（６９）のアレイによっ て構成され、 入力プレーンで行（６８）と入力列（６４、６６）の交点で選択的に接続され、 入力列（６４、６６）上の１つの電荷が、入力列（６４、６６）と第１のトラン ジスタを共用する行（６８）のどれかで放電する一連の第１のトランジスタ（７ ０）と、 出力プレーンで行（６８）と少なくとも１つの入力列（６９）の交点で選択的に 接続され、行（６８）上の１つの電荷が、行（６８）と第２のトランジスタを共 用する出力列（６９）のどれかで放電する一連の第２のトランジスタ（７１）と 、 各クロックパルスの第１の状態の間、各入力列（６４、６６）に入力信号の第１ のセットを送出する第１のゲート手段（６３）と、各クロックパルスの第２の状 態の間、論理アレイ回路の出力に少なくとも１つの出力列（６９）の状態を送出 する第５のゲート手段（７６）と、各クロックパルスの第１の状態の間、行（６ ８）上の電荷を放電させる第２のゲート手段（７２）と、 各クロックパルスの第１の状態の間、少なくとも１つの列ライン（６９）の出力 を予充電する第４のゲート手段（７４）と、各クロックパルスの第２の状態の一 部の間、入力信号の第２のセットを行（６８）の一つに伝送し、予充電回路（４ ６）によって単相クロックパルスから作られた第２のパルスによって制御される 、第３のゲート手段（７３）とを備え、さらに、前記予充電回路（４６）は中央 のノード（５５）に並列に接続された４つの要素、コンデンサ手段（Ｃ１）、ア ースへ放電する放電ゲート手段（５１）、電荷源に接続された充電ゲート手段（ ５７）及びＯＲゲート手段（５６）を有し、中央のノード（５５）と単相パルス 手段はＯＲゲート手段（５６）に入力として接続され、単相クロックパルス手段 はコンデンサ手段（Ｃ１）を放電ゲート手段（５１）を通じて放電するように制 御され、ＯＲゲート手段（５６）の出力は充電ゲート手段（５７）を通じてコン デンサ手段（Ｃ１）への充電を制御し第２のパルスを発生することを特徴とする 高速ダイナミックＣＭＯＳ回路。
2. ２．請求の範囲１において、入力信号の第２のセットは全てハイ状態であり、充 電された入力列（６４、６６）と第１のトランジスタ（７０）を共用しない行（ ６８）を充電するように構成されることを特徴とする高速ダイナミックＣＭＯＳ 回路。
3. ３．請求の範囲１において、入力信号の第１のセットが行（８０、８１及び８２ ）の１つを選択するために用いられ、少なくとも１つの出力列が単一の出力列（ ８５）であり、マルチプレクサとして動作する回路が、選択された行と関連する 入力信号の第２のセットの状態を論理アレイ回路の出力に通過させるように構成 されることを特徴とする高速ダイナミックＣＭＯＳ回路。
4. ４．請求の範囲１において、各クロックパルスの第１の状態の長さが単相クロッ クパルスの周期の１／２よりも少し大きくなるように構成されることを特徴とす る高速ダイナミックＣＭＯＳ回路。
5. ５．請求の範囲１において、第１のゲート手段（６３）、第２のゲート手段（７ ２）、第４のゲート手段（７４）、第５のゲート手段（７６）が単相パルスの周 期の１／２の間、オンになるように構成されることを特徴とする高速ダイナミッ クＣＭＯＳ回路。
6. ６．請求の範囲１において、第３の手段（７３）が単相パルスの周期のほぼ１／ ８の期間、オンになるように構成されることを特徴とする高速ダイナミックＣＭ ＯＳ回路。
7. ７．請求の範囲１において、少なくとも１つの出力列が偶数の出力列（１０５、 １０６；１１０、１１１）であり、この回路は、各メモリ蓄積要素（１０８）の データラインに接続された一対の出力列上で、相補形で表される蓄積データにそ れぞれ適応する一連のメモリ蓄積要素（１０８）を有し、入力信号は、第１のゲ ート（９０）を通じて、メモリ蓄積要素（１０８）のデータライン上のゲート（ １００、１０１；１１０、１１１）に接続され選択された行（９５、９６）によ ってメモリ蓄積要素（１０８）をアドレスし、各一対の出力列（１０５、１０６ ；１１０、１１１）はそれぞれの比較器（１２８、１２９）の入力に接続され、 その出力は第５のゲート手段（１２４、１２５）を通じて送出され、 第５のゲート手段（１２４、１２５）は単相のクロックパルスと読出／書込ライ ンによって制御され、データ入力は第６のゲート手段（９２）を通じて回路に入 力し、第７のゲート手段（１２０、１２１；１２２、１２３）を通じて相補形で 各一対の出力列（１０５、１０６；１１０、１１１）に送出され、第６のゲート 手段（９２）は単相のクロックパルスによって制御され、第７のゲート手段（１ ２０、１２１；１２２、１２３）は単相のクロックパルスと読出／書込制御ライ ンとによって制御され、第６のゲート手段（９２）は各クロックパルスの第１の 状態の間データを送出し、 第５のゲート手段（１２４、１２５）と第７のゲート手段（１２０、１２１；１ ２２、１２３）は読出／書込制御ラインの状態に応じて各クロックパルスの第２ の状態の間、データ出力及びデータ入力をそれぞれ送出するように構成されるこ とを特徴とする高速ダイナミックＣＭＯＳ回路。