JPH0449503A - 磁気ディスク装置のライトプリシフト回路 - Google Patents
磁気ディスク装置のライトプリシフト回路Info
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- JPH0449503A JPH0449503A JP16015090A JP16015090A JPH0449503A JP H0449503 A JPH0449503 A JP H0449503A JP 16015090 A JP16015090 A JP 16015090A JP 16015090 A JP16015090 A JP 16015090A JP H0449503 A JPH0449503 A JP H0449503A
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- 239000003990 capacitor Substances 0.000 claims abstract description 15
- 238000010586 diagram Methods 0.000 description 4
- 230000010363 phase shift Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
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- Digital Magnetic Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は磁気ディスク装置のライトプリシフト回路路に
関し、特に、書込みパルス列信号に位相シフトを付加す
るための磁気ディスク装置のライトプリシフト回路に関
する。
関し、特に、書込みパルス列信号に位相シフトを付加す
るための磁気ディスク装置のライトプリシフト回路に関
する。
書込みパルス列信号に位相シフ１−を付加するための従
来の磁気ティスフ装置のライトプリシフト回路は、書込
みパルス列信号を順次に格納して順次にシフトして出力
するシフトレジスタの格納パターンを、パターンデコー
ダによって付加する時間値に応じて複数のグループに分
配し、その複数のグループのそれぞれに時間遅延器を接
続し、その複数の時間遅延器の出力信号をまとめて論理
和処理を行うことによって書込みパルス列信号に位相シ
フトを付加している。
来の磁気ティスフ装置のライトプリシフト回路は、書込
みパルス列信号を順次に格納して順次にシフトして出力
するシフトレジスタの格納パターンを、パターンデコー
ダによって付加する時間値に応じて複数のグループに分
配し、その複数のグループのそれぞれに時間遅延器を接
続し、その複数の時間遅延器の出力信号をまとめて論理
和処理を行うことによって書込みパルス列信号に位相シ
フトを付加している。
上述したような従来の磁気ディスク装置のライトプリシ
フト回路は、付加する遅延時間の種類数と同数の時間遅
延器を用意する必要があり、従ってその時間遅延器と接
続するための同数の信号線も同様に必要である。
フト回路は、付加する遅延時間の種類数と同数の時間遅
延器を用意する必要があり、従ってその時間遅延器と接
続するための同数の信号線も同様に必要である。
近年、磁気ディスク装置は急速に高速化および高密度化
に向っており、このためライトプリシフト動作において
付加すべき遅延時間の種類数も増加している。また、近
年の磁気ディスク装置の小型化は著しく、このためライ
トプリシフト回路を含む電子回路の小型化と集積回路化
に伴う信号線の減少が求められている。
に向っており、このためライトプリシフト動作において
付加すべき遅延時間の種類数も増加している。また、近
年の磁気ディスク装置の小型化は著しく、このためライ
トプリシフト回路を含む電子回路の小型化と集積回路化
に伴う信号線の減少が求められている。
本発明が解決しようとする課題、すなわち本発明の目的
は、上述のような高速化および高密度化に対応するライ
トプリシフト動作における付加すべき遅延時間の種類数
の増加に対処し、しかも信号線の増加を押えて電子回路
の小型化と集積回路化を実現できるライトプリシフト回
路を提供することにある。
は、上述のような高速化および高密度化に対応するライ
トプリシフト動作における付加すべき遅延時間の種類数
の増加に対処し、しかも信号線の増加を押えて電子回路
の小型化と集積回路化を実現できるライトプリシフト回
路を提供することにある。
本発明の磁気ディスク装置のライトプリシフト回路は、
書込みパルス列信号を順次に格納して順次にシフトして
出力するシフトレジスタと、前記シフトレジスタの書込
みパターンを参照して複数の分配ライトパターン信号に
分配しかつ前記複数の分配ライトパターン信号と同じタ
イミングの分配前ライトパターン信号を送出するパター
ンデコーダと、分配前ライトパターン信号を入力する論
理ゲートと、複数の分配ライトパターン信号のそれぞれ
を入力する複数個のＰチャンネルオーブンドレイン論理
ゲートと、前記論理ゲートと前記複数個のＰチャンネル
オープントレイン論理ゲートとの出力信号を入力して複
数種の異った遅延時間を加える複数の抵抗器と１個のコ
ンデンサとを有する時間遅延器と、前記時間遅延器の出
力信号を入力してその波形を整形して出力するバッファ
論理ゲートとを備えており、特に、複数個のＰチャンネ
ルオーブンドレイン論理ゲートをそれぞれＰチャンネル
ＭＯＳ形トランジスタで構成し、論理ゲートおよびバッ
ファ論理ゲートをＣＭＯＳ形ゲートで構成したものであ
る。
書込みパルス列信号を順次に格納して順次にシフトして
出力するシフトレジスタと、前記シフトレジスタの書込
みパターンを参照して複数の分配ライトパターン信号に
分配しかつ前記複数の分配ライトパターン信号と同じタ
イミングの分配前ライトパターン信号を送出するパター
ンデコーダと、分配前ライトパターン信号を入力する論
理ゲートと、複数の分配ライトパターン信号のそれぞれ
を入力する複数個のＰチャンネルオーブンドレイン論理
ゲートと、前記論理ゲートと前記複数個のＰチャンネル
オープントレイン論理ゲートとの出力信号を入力して複
数種の異った遅延時間を加える複数の抵抗器と１個のコ
ンデンサとを有する時間遅延器と、前記時間遅延器の出
力信号を入力してその波形を整形して出力するバッファ
論理ゲートとを備えており、特に、複数個のＰチャンネ
ルオーブンドレイン論理ゲートをそれぞれＰチャンネル
ＭＯＳ形トランジスタで構成し、論理ゲートおよびバッ
ファ論理ゲートをＣＭＯＳ形ゲートで構成したものであ
る。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図において、書込みパルス列信号Ｓ１は、シフトレ
ジスタ１に入力し、シフトレジスタ１の出力信号群であ
るシフトレジスタ格納パターン信号Ｓ２は、バタ・−ン
デコーダ２に入力し、パターンデコーダ２の第一の出力
信号である分配ライトパターン信号群Ｓ３は、Ｐチャン
ネルオープンドレイン論理ゲート４に入力し、パターン
デコーダ２の第二の出力信号である分配前ライトパター
ン信号Ｓ４は、論理ゲート３に入力し、Ｐチャンネルオ
ープンドレイン論理ゲート４の出力信号群Ｓ６と論理ゲ
ート３の出力信号Ｓ５とは共に時間遅延器５に入力し、
時間遅延器５の出力信号Ｓ７はバッファ論理ゲート６に
入力し、バッファ論理ゲート６は、ライトプリシフト信
号８を出力する。
ジスタ１に入力し、シフトレジスタ１の出力信号群であ
るシフトレジスタ格納パターン信号Ｓ２は、バタ・−ン
デコーダ２に入力し、パターンデコーダ２の第一の出力
信号である分配ライトパターン信号群Ｓ３は、Ｐチャン
ネルオープンドレイン論理ゲート４に入力し、パターン
デコーダ２の第二の出力信号である分配前ライトパター
ン信号Ｓ４は、論理ゲート３に入力し、Ｐチャンネルオ
ープンドレイン論理ゲート４の出力信号群Ｓ６と論理ゲ
ート３の出力信号Ｓ５とは共に時間遅延器５に入力し、
時間遅延器５の出力信号Ｓ７はバッファ論理ゲート６に
入力し、バッファ論理ゲート６は、ライトプリシフト信
号８を出力する。
第２図は第１図の実施例の時間遅延器の詳細を示す回路
図である。
図である。
第２図において、パターンデコーダ２の第一の出力信号
である分配ライトパターン信号群Ｓ３を構成する第一の
分配ライトパターン信号Ｓ９と第第二の分配ライトパタ
ーン信号ＳＩＯは、それぞれＰチャンネルオープンドレ
イン論理ゲート７および８に入力し、パターンデコーダ
２の第一の出力信号である分配前ライトパターン信号Ｓ
４は、論理ゲート３に入力する。Ｐチャンネルオープン
ドレイン論理ゲート７および８は、それぞれＰチャンネ
ルＭＯＳ形トランジスタＺ１およびＺ２で構成されてお
り、ＰチャンネルＭＯＳ形トランジスタＺｌのドレイン
端子は、抵抗器Ｒ１を介してコンデンサＣ１に接続され
ている。同様に、ＰチャンネルＭＯＳ形トランジスタＺ
２のトレイン端子は、抵抗器Ｒ２を介してコンデンサＣ
１に接続されている。論理ゲート３は、ＣＭＯＳ形ゲー
トＺ３で構成されており、その出力信号Ｓ５は、抵抗器
Ｒ３を介してコンデンサｃ１に接続されている。抵抗器
Ｒ１およびＲ２およびＲ３とコンデンサＣ１とは、時間
遅延器５を構成している。、時間遅延器５の出力端子、
すなわち抵抗器Ｒ１およびＲ２およびＲ３とコンデンサ
Ｃ１との接続部は、ＣＭＯＳ形ゲートで構成されている
バッファ論理ゲート６に接続されており、バッファ論理
ゲート６はライトアリシフト信号８を出力する。
である分配ライトパターン信号群Ｓ３を構成する第一の
分配ライトパターン信号Ｓ９と第第二の分配ライトパタ
ーン信号ＳＩＯは、それぞれＰチャンネルオープンドレ
イン論理ゲート７および８に入力し、パターンデコーダ
２の第一の出力信号である分配前ライトパターン信号Ｓ
４は、論理ゲート３に入力する。Ｐチャンネルオープン
ドレイン論理ゲート７および８は、それぞれＰチャンネ
ルＭＯＳ形トランジスタＺ１およびＺ２で構成されてお
り、ＰチャンネルＭＯＳ形トランジスタＺｌのドレイン
端子は、抵抗器Ｒ１を介してコンデンサＣ１に接続され
ている。同様に、ＰチャンネルＭＯＳ形トランジスタＺ
２のトレイン端子は、抵抗器Ｒ２を介してコンデンサＣ
１に接続されている。論理ゲート３は、ＣＭＯＳ形ゲー
トＺ３で構成されており、その出力信号Ｓ５は、抵抗器
Ｒ３を介してコンデンサｃ１に接続されている。抵抗器
Ｒ１およびＲ２およびＲ３とコンデンサＣ１とは、時間
遅延器５を構成している。、時間遅延器５の出力端子、
すなわち抵抗器Ｒ１およびＲ２およびＲ３とコンデンサ
Ｃ１との接続部は、ＣＭＯＳ形ゲートで構成されている
バッファ論理ゲート６に接続されており、バッファ論理
ゲート６はライトアリシフト信号８を出力する。
ＰチャンネルＭＯＳ形トランジスタＺ１およびＺ２のソ
ース端子は、電源端子ＶＣｃに接続され、コンデンサＣ
１の他端は、接地端子ＶＤＤに接続されている。
ース端子は、電源端子ＶＣｃに接続され、コンデンサＣ
１の他端は、接地端子ＶＤＤに接続されている。
次に第１図および第２図を参照して本実施例の動作につ
いて説明する。
いて説明する。
書込みパルス列信号Ｓ１は、シフトレジスタ１に順次に
取込まれて格納される。格納されたビットパターンは、
シフトレジスタ格納パターン信号Ｓ２としてパターンデ
コーダ２に入力される。パターンデコーダ２は、２種類
の分配ライトパターン信号Ｓ９およびＳ １． Ｏに分
配する。また分配ライ１〜パターン信号Ｓ９およびＳ１
０と同ｊニタイミングの分配前ライトパターン信号Ｓ４
を出力する。分配ライトパターン信号Ｓ９およびＳ１０
は、それぞれ［）チャンネルオープンドレイン論理ゲー
ト７および８を駆動して抵抗器Ｒ１およびＲ２を介して
コンデンサＣ１に対する電流流入のオンオフを行う。分
配前ライトパターン信号Ｓ４は、ＣＭＯＳ形ゲートＺ３
を駆動して抵抗器Ｒ３を介してコンデンサＣ１−に電流
の流入流出を行う。以りの動作により、ＣＭＯＳ形ゲー
トＺ３のオンのときにＰチャンネルオープンドレイン論
理ゲート７および８のオンオフを制御することにより、
ＣＭＯＳ形ゲートＺ３のオン状態への移行時のコンデン
サＣ１への電流流入を切替えることが可能となり、コン
デンサＣ１に発生する電位の立上り時間を切替える。コ
ンデンサＣ１に発生する電位は、バッファ論理ゲート６
に入力し、そこで波形を整形されてライトプリシフト信
号８として出力される。
取込まれて格納される。格納されたビットパターンは、
シフトレジスタ格納パターン信号Ｓ２としてパターンデ
コーダ２に入力される。パターンデコーダ２は、２種類
の分配ライトパターン信号Ｓ９およびＳ １． Ｏに分
配する。また分配ライ１〜パターン信号Ｓ９およびＳ１
０と同ｊニタイミングの分配前ライトパターン信号Ｓ４
を出力する。分配ライトパターン信号Ｓ９およびＳ１０
は、それぞれ［）チャンネルオープンドレイン論理ゲー
ト７および８を駆動して抵抗器Ｒ１およびＲ２を介して
コンデンサＣ１に対する電流流入のオンオフを行う。分
配前ライトパターン信号Ｓ４は、ＣＭＯＳ形ゲートＺ３
を駆動して抵抗器Ｒ３を介してコンデンサＣ１−に電流
の流入流出を行う。以りの動作により、ＣＭＯＳ形ゲー
トＺ３のオンのときにＰチャンネルオープンドレイン論
理ゲート７および８のオンオフを制御することにより、
ＣＭＯＳ形ゲートＺ３のオン状態への移行時のコンデン
サＣ１への電流流入を切替えることが可能となり、コン
デンサＣ１に発生する電位の立上り時間を切替える。コ
ンデンサＣ１に発生する電位は、バッファ論理ゲート６
に入力し、そこで波形を整形されてライトプリシフト信
号８として出力される。
以−Ｆ説明したように、本実施例は、Ｐチャンネルオー
ブンドレイン論理ゲート群として２個のＰチャンネルＭ
Ｏ８形トランジスタを用いることにより、それらのオン
オフを組合わせた４種類の遅延時間の設定が可能である
。
ブンドレイン論理ゲート群として２個のＰチャンネルＭ
Ｏ８形トランジスタを用いることにより、それらのオン
オフを組合わせた４種類の遅延時間の設定が可能である
。
以上説明したように、本発明の磁気ディスク装置のライ
トプリシフ１〜回路は、書込みパルス列信号を順次に格
納（７て順次にシフトして出力するシフトレジスタと、
このシフトレジスタの書込みパターンを参照して複数の
分配ライトパターン信号に分配しかつＦ記複数の分配ラ
イ）・パターン信号と同じタイミングの分配前ライトパ
ターン信号を送出するパターンデコーダと、分配前ライ
トパターン信号を入力する論理ゲートと、複数の分配ラ
イトパターン信号のそれぞれを入力する複数個のＰチャ
ンネルオープンドレイン論理ゲートと、上記論理ゲーｔ
・と上記複数個のＰチャンネルオープンドレイン論理ゲ
ートとの出力信号を入力して遅延時間を加える複数の抵
抗器と１個のコンデンサとを有する時間が延器と、この
時間遅延器の出力信号を入力してその波形を整形して出
力するバッファ論理ゲートとを備えることにより、電子
部品と信号線の増加を抑えて電子回路の小型化と集積回
路化を実現でき、磁気ディスク装置の高速化および高密
度化に対応するライト１リシフト駆動作のための遅延時
間の増加を図ることができるという効果がある。
トプリシフ１〜回路は、書込みパルス列信号を順次に格
納（７て順次にシフトして出力するシフトレジスタと、
このシフトレジスタの書込みパターンを参照して複数の
分配ライトパターン信号に分配しかつＦ記複数の分配ラ
イ）・パターン信号と同じタイミングの分配前ライトパ
ターン信号を送出するパターンデコーダと、分配前ライ
トパターン信号を入力する論理ゲートと、複数の分配ラ
イトパターン信号のそれぞれを入力する複数個のＰチャ
ンネルオープンドレイン論理ゲートと、上記論理ゲーｔ
・と上記複数個のＰチャンネルオープンドレイン論理ゲ
ートとの出力信号を入力して遅延時間を加える複数の抵
抗器と１個のコンデンサとを有する時間が延器と、この
時間遅延器の出力信号を入力してその波形を整形して出
力するバッファ論理ゲートとを備えることにより、電子
部品と信号線の増加を抑えて電子回路の小型化と集積回
路化を実現でき、磁気ディスク装置の高速化および高密
度化に対応するライト１リシフト駆動作のための遅延時
間の増加を図ることができるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の実施例の時間遅延器の詳細を示す回路図である
。 ■・・・・・・シフトレジスタ、２・・・・・・パター
ンデコーダ、３・・・・・・論理ゲート、４・・・・・
・Ｐチャンネルオーブンドレイン論理ゲート、５・・・
・・・時間遅延器、６・・・・・・バッファ論理ゲート
、７・８・・・・・・Ｐチャンネルオープントレイン論
理ゲート。
第１図の実施例の時間遅延器の詳細を示す回路図である
。 ■・・・・・・シフトレジスタ、２・・・・・・パター
ンデコーダ、３・・・・・・論理ゲート、４・・・・・
・Ｐチャンネルオーブンドレイン論理ゲート、５・・・
・・・時間遅延器、６・・・・・・バッファ論理ゲート
、７・８・・・・・・Ｐチャンネルオープントレイン論
理ゲート。
Claims (1)
- 【特許請求の範囲】 １、書込みパルス列信号を順次に格納して順次にシフト
して出力するシフトレジスタと、前記シフトレジスタの
書込みパターンを参照して複数の分配ライトパターン信
号に分配しかつ前記複数の分配ライトパターン信号と同
じタイミングの分配前ライトパターン信号を送出するパ
ターンデコーダと、分配前ライトパターン信号を入力す
る論理ゲートと、複数の分配ライトパターン信号のそれ
ぞれを入力する複数個のＰチャンネルオープンドレイン
論理ゲートと、前記論理ゲートと前記複数個のＰチャン
ネルオープンドレイン論理ゲートとの出力信号を入力し
て複数種の異った遅延時間を加える複数の抵抗器と１個
のコンデンサとを有する時間遅延器と、前記時間遅延器
の出力信号を入力してその波形を整形して出力するバッ
ファ論理ゲートとを備えることを特徴とする磁気ディス
ク装置のライトプリシフト回路。 ２、複数個のＰチャンネルオープンドレイン論理ゲート
をそれぞれＰチャンネルＭＯＳ形トランジスタで構成し
、論理ゲートおよびバッファ論理ゲートをＣＭＯＳ形ゲ
ートで構成したことを特徴とする請求項第１項記載の磁
気ディスク装置のライトプリシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16015090A JP2775999B2 (ja) | 1990-06-19 | 1990-06-19 | 磁気ディスク装置のライトプリシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16015090A JP2775999B2 (ja) | 1990-06-19 | 1990-06-19 | 磁気ディスク装置のライトプリシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0449503A true JPH0449503A (ja) | 1992-02-18 |
| JP2775999B2 JP2775999B2 (ja) | 1998-07-16 |
Family
ID=15708956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16015090A Expired - Fee Related JP2775999B2 (ja) | 1990-06-19 | 1990-06-19 | 磁気ディスク装置のライトプリシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2775999B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006298096A (ja) * | 2005-04-19 | 2006-11-02 | Hosen Kiki Seibi Kk | 保線用車輌 |
-
1990
- 1990-06-19 JP JP16015090A patent/JP2775999B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006298096A (ja) * | 2005-04-19 | 2006-11-02 | Hosen Kiki Seibi Kk | 保線用車輌 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2775999B2 (ja) | 1998-07-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |