JPH05508529A

JPH05508529A - 電子式画像化のための注文製作可能なタイミング及び制御ａｓｉｃ

Info

Publication number: JPH05508529A
Application number: JP5500071A
Authority: JP
Inventors: ビンセント，ジョン・エイ; デルナ，ライオネル・ジェイ; クック，ウィリアム・エイ
Original assignee: イーストマン・コダック・カンパニー
Priority date: 1991-05-10
Filing date: 1992-05-06
Publication date: 1993-11-25
Also published as: EP0543980A1; US5436659A; WO1992021204A3; WO1992021204A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】電子式画像化のための注文製作可能なタイミング及び制？ＩＡＳＩＣ発明の分野この発明は画像化実用装置に関して使用されるディジタルシステムに対するタイミング信号を発生するためのタイミング順序発生器に関係している。

従来技術の説明電子式画像化システムは電子写真法、ビデオカメラ、混成フィルム／電子システム、デスクトップ出版、パーソナルコンピユーテイング、並びに種々の消費者、産業、及び科学実用装置において重要性を増してきている。そのような画像化システムの多くのものにおいては種々のタイミング及び制御信号がタイミング発生器によって発生されなければならない、タイミング信号のあるものは比較的遅くて遷移が少ししかなく、ある信号は特定の条件、例えば人力信号の特定の組合せ、において発生され、他の信号は比較的高速で複雑な遷移レートを持っている。

これらのタイミング信号（クロック信号として知られている）の位置決定は重要である。

そのような画像化システムの開発中、システムタイミング要件は十分には知られていないやしかしながら、タイミング信号を発生するためのある種の装置がタイミング及び制御信号発生器の設計を開始するために選択されなければならない。

通常の実施においては、多くの異なった形式の標準論理集積回路（１，Ｃ，）が選ばれ且つ相互接続されて所要の信号を発生する。

あいにく、タイミング信号要件は一般に開発サイクルの過程中、システムの構成部分若しくは特徴が変化すると、又はシステムハードウェア若しくはソフトウェアにおける問題若しくは欠陥に遭遇すると、変わる。生産段階に近づくと、タイミング論理設計は数回の反復を経験する。実際、タイミング仕様はシステムの他のすべての部分が完全に仕上げられ且つ集積化されてしまうので大抵の場合最終的に承認されない。

後程、それぞれの画像化システムの生産段階において、画像化システムの商業的生産品としての発売は開発段階集積回路に使用されたタイミング論理のこの集積回路の生産版へ変換する能力に依存している。この仕事は非公式に開発システムの転向として知られている。特に、システムタイミング・制御論理回路の迅速な転向は、時間的生産計画が達成されるべきである場合には、非常に重要である。

それゆえ、システム統合及び開発の段階において使用されるタイミング及び制ａｔ論理を開発するための第１装置、並びにこの論理を商業生産のための費用効果のよい方法で迅速に且つ都合よく実現するための第２の関連した装置に対する必要性がある。

第１装置はプログラム可能な順序発生器（Ｐｒｏｇｒａｍｍａｂｌｅ　５ｅｑｕｅｎｃｅ　Ｇｅｎｅｒａｔｏｒ）（ＰＳＧ）として知られた電子式画像化システム開発のための補助機器において準備されてきた。この装置は、ジェフリーＡ、スモール（Ｇｅ　ｆ　ｆ　ｒａｙ　Ａ、Ｓｍａ　ｌ　ｌ）、？−りり、ブラウン（Ｍａｒｋ　Ｄ、Ｂｒｏｗｎ）及びジョンＡ、ビンセント（Ｊｏｈｎ　Ａ、ＶｉｎｃｅｎＬ）の名義において１９９０年５月１日に発行された、この発明の譲受人に譲渡された米国特許４９２２１３７に開示されている。ＰＳＧは高速電子式画像化システム実用装置のために最適化されるタイミング・制御論理アーキテクチャを開発する、融通のきく装置を与える。ＰＳＧは面積イメージセンサ又は類似のものを有する画像化システムの開発の際の使用のために企図されており、複数の外部信号に応答してワード（語）ライン信号を供給することのできる第１パイプラインレジスタ、ワードライン信号に応答してワードラインの複数の異なったＮＡＮＤ又はＮＯＲ機能を選択的に与えて出力信号を発生することのできる少なくとも一つのＥＦＲＯＭトランジスタ配列、及びこの出力信号に応答してタイミング信号を選択的に発生する高速論理回路を備えている。

しかしながら、ＰＳＧはＥＰＲＯＭ）ランジスタの使用によってプログラムされるが、ある条件の下ではそのようなプログラミングは消去を受ける。そのような条件にはめったに遭遇しないけれども、この装置はそれゆえに生産装置としての使用のためには好適でない。

タイミング・制御論理装置の生産版としての使用のためには単一の注文製作可能なタイミング・制御装置が従来利用不可能であった。生産設計者は一般に多数の専用論理回路の使用によるタイミング・制？ｉｌ論理装置の実現にたよっている。

その結果の、寄せ集めの装置は全く望ましくない、設計過程は寄せ集めにおける諸装置の動作速度、入力／出力プロトコル及び他の特性における格差のために一層複雑にされる。開発論理回路の幾つかの専用集積回路への移行は時間を消費し、誤りを生じがちであって、多くの余分な努力を必要とする。総合論理設計は応用ごとに異なり、従って寄せ集めは用途の広いものではない。

例えば、単一のゲートアレイ（配列）を製作するためには、設計者は概略的捕獲又は論理組立て、回路シミュレーション、試験ベクトル生成の諸段階を実施しなければならず、少なくとも三つのマスクが任意の一つのデバイスについて製作されなけばならない。各マスク反復のための費用は高く、設計製作のための時間は長く、且つ生産品出荷は延ばされる。（それらの欠点についての更なる記述は、マイヤー、アーネスト著「プログラム可能な論理回路はゲートアレイに取って代わるように努力する」、ユＺ旦五二えデエヱ７，１９８９年７月１日、５１〜６０ページ所ｉ！（Ｍｅｙｅｒ、Ｅｒｎｅｓｔ、”Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌ。

ｇｉｃ　５ｔｒｉｖｅｓ　ｔｏ　Ｒｅｐｌａｃｅ　Ｇａｔｅ　Ａｒｒａｙｓ、” 旦且工り１工ｅｒ　Ｄｅｓｉ　ｎ、Ｊｕｌｙ　１．１９８９、ｐｐ、５ｌ−６０）に見いだされるであろう。

加えて、生産タイミング、制御論理ｒ、ｃ、は多くの電子式画像化システムにおいて全く有用であるような二つの付加的Ｉ！能の包含から利益を受けることになるであろう、ゲンロックは基準ビデオ信号に対するビデオシステムタイミングの同期化に関連している機能である１例えば、放送スタジオ環境においては幾つかの異なったビデオ源からのビデオ出力を同期化することが大抵の場合必要である。

生産タイミング・制御Ｔ、Ｃ，におけるゲンロツタ機能ブロックはそれゆえ、このｉ、ｃ、により発生されたタイミング信号を外部基準源に同期させるｊへの装置を提供するであろう。

欠陥補正は画像における欠陥画素の場所を識別する信号を発生するための画像化システムの能力を示している。欠陥画素はそれで画像の総合品質を改善するために他の信号処理回路部によって補正され又は隠されることができる。例えば、固体ＣＣＤ画像源は欠陥のある画素場所を含むことがある０表示画像の感覚的印象を改善するために、信号処理回路に欠陥画素場所情報を用いて、各欠陥画素情報の代わりに隣接の画素値を使用することによって欠陥を隠す、そのような信号処理の例については、ドルーナ、Ｌ、Ｊ、外部「カラーイメージセンサのためのディジタルビデオ信号処理装置、ＩＥＥＥ１９８９国際固体回路会議の会報、１９８９年２月、１５８〜１５９．３２３ページ所Ｉ！（Ａ　Ｄｉｇｉｔａｌ　Ｖｉｄｅｏ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ　ｆｏｒ　Ｃｏ１ｏｒ　Ｉｍａｇｅ　５ｅｎｓｏｒｓ”、Ｄ’　Ｉｕｎａ、Ｌ、Ｊ、　、ｅｔａｌ、　、Ｐｒｏｃｅｅｄｉｎ　ｓ　ｏｆ　ｔｈｅ　ＩＥＥＥ　９８　ＩｎｔｅｒｎａｔｉｏｎａｌＳｏｌｔｄ　５ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ　ＣｏｎｆｅｒｅｎｃｅＳＦｅｂｒｕａｒ、１９８９、ｐｐ、１５８−１５９．３２３）、「線形センサのためのディジタル信号処理装置、タックＷ、　Ａ、外部、Ｉ　ＥＥＥ　１９９０国際性文集積回路会議の会報、１９９０年５月、７．　５．　１〜７．５．　４ページ所載（Ａ０４ｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ　ｆｏｒ　ＬｉｎｅａｒＳｅｎｓｏｒｓ″、Ｃｏｏｋ、Ｗ、Ａ、ｅｔａｌ、、Ｐｒｏｃｅｅｄｉｎ　５ −ｏｒ　ｔｈｅ　ＩＥＥＥ　１９９０　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｃｕ５ｔ。

ｍ　Ｉｎｔｅ　ｒａｔｅｄ　Ｃ１ｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ、Ｍａｙ１９９０、ｐｐ、７．５．１−７．５．４）を見よ。

小形電子式画線化システムに必要とされる速度、機能性、大きさ、及び電力要件を満たすためには、それゆえに、前述の開発タイミング及び制御機能が単一の注文製作可能な応用特定の集積回路において実現されることが望ましい。

発明の要約従って、この発明はタイミング及び制御信号を発生するための注文製作可能な応用特定の集積回路（ＡＳＩＣ）に向けられており、上述の難点を解決するようにゲンロック及び欠陥補正機能を与える。

注文製作可能なタイミング及び制御ＡＳＩＣは開発段階タイミング・制御論理回路の迅速な転向を容易にするためにこの発明に従って構成されることができる。

企図されたＡＳＩＣは開発段階タイミング・制御論理回路を補足し且つ生産応用によく適している。設計段階における冗長性を除去することによって、企図されたＡＳＩＣは最小限の設計努力を必要とする。

企図されたＡＳｒＣはＶＩＡプログラム可能であり、迅速な製作転向時間、及び高い障害適用範囲を持った自動化された試験ベクトル発生を可能にし、且つ新しい技法に容易に適応させることができて基本的アーキテクチャが広範囲の種類の応用に使用されることができるようになる。この処理はＮＴＳＣ，ＣＣｌＲ６０１、及びＰＡＬ／ＳＥＣＡＭビデオシステムにおいて使用されることができ、その融通のきくアーキテクチャはそれを広範囲の種類の他の応用における使用にも適するようにする。

企図されたＡＳＩＣは二つの埋込式計数器、ＶＩＡプログラム可能論理配列（ロジックアレイ）、高速クロック発生論理ブロック、及び内部状態レジスタを含んでいる。プログラム可能論理配列はその入力から積項の和を形成することが望ましく、これらの積の和は直接の（組合せ）出力でもよく、又はこの出力は積の和を用いて出力を生成し及び／若しくは制御するレジスタ若しくはマクロセルから来ることもできる。

計数器のそれぞれはプログラム可能な長さのものであって、プログラム可能論理配列から制御入力を受ける。計数器出力ピントはプログラム可能論理配列に入力される。

状態レジスタはプログラム可能論理配列からの出力を用いて、プログラム可能論理配列へ入力として帰還させられる別の信号を形成する。これらの入力は状態機械を実現するため、ゲート信号を供給するため、及び他の制御目的のための手段を与える。

高速クロック発生論理ブロックは基準タイミング信号から内部クロ・ツク信号を発生するための必要な論理回路を含んでいる。このブロックに含まれているのは、主タイミング信号の周波数を分割するための論理回路、及びプログラム可能論理配列からの出力信号によりオンオフゲート制御される高速クロ・ツク信号を発生するための論理回路である。

加えて、生産品応用のための企図されたＡＳＩＣの機能性を高めるために欠陥補正ブロック及びゲンロックブロックが含まれている。欠陥補正ブロックはイメージセンサにおける欠陥画素の場所を識別し且つ適当な信号を発生して外部信号処理回路部が欠陥画素を補正することができるようにするための装置を備えている。ゲンロックブロックは外部制御信号を受けて制御信号を出力して計数器をロードし、ＡＳＩＣにより発生されたタイミング信号が基準ビデオ信号又は事象との所望の（且つ調整可能な）関係を反映するようにする。

企図されたＡＳＩＣの採択実施例は、シリコン・コンパイラ・システムズ（Ｓｔｌｉｃｏｎ　Ｃｏｍｐｉｌｅｒ　Ｓｙｓｔｅｍｓ（現在は米国オレゴン州ウィルソンビルのメントール・グラフィックス社のシリコン設計部門（ｔｈｅ　５ｉ１ｉｃｏｎ　Ｄｅｓｉｇｎ　Ｄｉｖｉｓｉｏｎ　Ｍｅｎｔｏｒ　Ｇｒａｐｈｉｃｓ　Ｃｏ、、Ｗｉｌｓｏｎｖｉｌｌｅ、ＯＲ，）の一部分）から入手可能なシリコンコンパイラ技法及び道具（ツール）を用いて、２０ＭＨ２で動作するように２ｕｍｃＭＯ３において設計された。

この発明並びにこれの目的及び利点は下に与えられた採択実施例の詳細な説明において一層明らかになるであろう。

図面の簡単な説明下に与えられたこの発明の採択実施例の詳細な説明においては添付の諸図面に言及が行われるが、この諸図面中、図１はこの発明の実施から利益を受けることができる画像化システムの一実施例の概略図である。

図２は図１の画像化システムにおける使用のためにこの発明に従って構成された注文製作可能なタイミング・制（ＩＡＳＩＣの概略的表現図である。

図３は図２のＡ、ＳｒＣのゲンロック機能ブロックにおける信号の流れの簡単化された概略的表現図である。

図４は図２のＡ、ＳＩＣにおける欠陥補正機能ブロックの簡単化された概略的表現図である。

図５は孤立した（広く隔置された）画素欠陥を処理するときの、図４の欠陥補正機能ブロックにより使用されるデータバッキング方式の簡単化された概略的表現図である。

図６は近接して隔置された画素欠陥を処理するときの、図４の欠陥補正機能フ′ ロンクにより使用されるデータバッキング方式の簡単化された概略的表現図である。

発明の採択実施例画像化システムは一般的に周知であるので、この説明は特に、この発明の一部分を形成する又はこの発明とより直接的に共働する諸素子に向けられる。ここで明確に図示され又は説明されない装置は従来技術において知られているものから選択可能である。

図１はディジタル画像化システムを構成図形式で図解している。そのようなシステムは技術上知られており、従って簡単に説明される。制御スイッチ１４からの入力及びイメージセンサ１６により検出された光像はシステム１０によって受信される。自由選択のマイクロプロセッサ１６はタイミング発生器１８と対話し、そしてこの発生器はタイミング及び制御信号をクロック駆動器２０、標本化回路部２２、アナログ−ディジタル変換器２４、色フィルタ配列（ＣＦＡ）信号処理袋２２６、ＲＧＢ信号後処理装置２８、ＲＧＢ探索志３０、及びビデオディジタル−アナログ変換器３２に供給する。ビデオ増幅器３４のような他の付属回路部も含まれることがある。

この発明は通常のタイミング発生器１８の代わりに使用可能な注文製作可能タイミング・制ｍＡｓ１ｃに向けられており、従って発生器１日は単にブロック形式で図解されている。しかしながら、企図されたＡＳＴＣは単純なタイミング発生機能以上のものを与え且つ更に図１に示されたもの以外の画像化システムに利益を提供するので、図１に図解された画像化システムは限定的なものと考えられるべきではない。

図２はこの発明に従って構成された注文製作可能タイミング・制御ＡＳＩＣの装置アーキテクチャ６０を示している。動作上、ＡＳＩＣは二つの通信用同期状態装置として考察されることができる。第１の同期状態装置は基準主クロ・ンク線ＭＣＬＫに従ってクロックされるクロック発生器ブロック６２の形式で準備されている。この状態装置は幾つかの機能を提供する。それは基準（主）タイミング信号ＭＣＬＫから得られた選択可能な周波数で走る画素レートタイミング信号ＨＣＬＯＣＫ　（４）及びＩＸＣＬＫを生成する１画素レートタイミング信号の周波数は基準クロック線ＭＣＬＫのレート又はこれの整数除数において選択可能である。

画素レートタイミング信号ＩＸＣＬＫは内部クロック信号であり、これは第２状態装置（以下においてはコア状態装置と呼ばれる）をクロックするために使用される、加えて、四つの画素レートタイミング信号ＨＣＬＯＣＫ　（４）はクロック発生器によって生成されて画像化システム１０に出力される。これらの画素レートタイミング信号はＣＣＤイメージ十のような画像化システムにおける素子の水平シフトレジスタのための及び信号処理チェーンにおいて必要とする画素レートクロックを発生するためのクロックを生成するために使用されるが、更なる詳細は、バルルスキ、Ｋ、　Ａ、外部「注文ＶＬＳ１回路を用いたディジタルカラーＣＣＤ画像化システム」、消費者電子機器関係ＩＥＥＥ会報、第３５巻第３号、１９９０年８月、３８２〜３８９ページ所載（Ｐａｒｕｌｓｋｉ、に、Ａ、　、ｅｔａｌ、、”Ａ　Ｄｉｇｉｔｅｌ　Ｃｏ１ｏｒ　ＣＣＤ　Ｉｍａｇｉｎｇ　Ｓｙｓｔｅｍ　Ｕｓｉｎｇ　Ｃｕｓｔｏｍ　ＶＬＳＩ　Ｃ４ｒｃｕｉｔｓ、”土旦旦Ｅ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｃｏｎｓｕｍｅｒ　Ｅｌｅｃｔｒｏｎｉ旦、Ｖｏｌ、３５、Ｎ０１３、Ａｕｇｕｓｔ　１９９０、ｐｐ、３８２−３８９）に開示されている。

各画素レートタイミング信号ＨＣＬＯＣＫ　（４）は、ゲート信号を制御するコア状態装置により生成されたセット及びリセット信号ＳＥＴ　（４）及びＲ３Ｔ　（４）から導出された専用のゲート信号ＧＡＴＥ（４）を持っている。セント信号は画素レートタイミング信号がゲートオンされる（すなわち、画素レートでクロックをもたらすための）条件を制御する。リセット信号は画素レートタイミング信号がゲートオフされるための条件を決定する。

画素レートタイミング信号ＨＣＬＯＣＫ　（４）は実際には別々の線（明確さのために図示されていない）において提供される。第１及び第２の線において、これらの信号はゲートオンされたときに画素レート信号Ｉ　ＸＣＬＫにおけるクロックパルスに関して同相でゲートオンされ、又ゲートオフされたときにはそれぞれ高及び低である。第３及び第４の線においては、信号はゲートオンされたときに画素レート信号ＩＸＣＬＫにおけるクロックパルスに関して１８０度位相外れであり、又ゲートオフされたときにはそれぞれ高及び低である。これはＡＳＩＣ６０の種々の出力ビンにおける位相及びゲートオフ状態のすべての組合せを与え、典型的画像化システム応用及び所要の信号処理のために必要とされるような、適当なりロック信号の単純な且つ直接の生成を可能にする。

第１状態装置は主リセット線ＭＲ３Ｔを同期化して内部リセット信号を生成する。主リセットＭＲ３Ｔはクロック発生器ブロック６２によって処理されることができ、そして次に初期設定の目的のために必要ならばコア状態装置に供給される。クロック発生器ブロック６２は又線ＨＩＣＣＵＰがらの信号及びコア状態装置からのＣ，ＡＴＥを受ける。そのような信号は画素レートクロック信号を制御するために受信される。

クロック発生器６２は線ＭＲＳＴが高いときにはその初期設定状態に保持される。線ＭＲＳＴが低（なると、クロック発生状態装置は動作を開始する。この方法で、線ＭＲ３Ｔにおける信号はクロック発生の秩序立った開始を保証し、そして任意の時点においてクロック位相の同期化を与えるために使用されることができる。

ＨＩＣＣＵＰ特徴はクロツク発生器６２０回路部に組み込まれており、プログラム可能論理配列６６からの出力によって制御され、そして画素レートクロンクサイクルの持続時間をその正常期間の１／２だけ延長させる。従って、タイミングにおけるシフトが行われ得る。この能力は、線時間が画素クロックの奇数の半サイクルである場合、画素クロック周波数が色副搬送波の奇数倍であるＮＴＳＣ方式における所要のタイミングを発生する際に非常に有効である。企図されたｈｉｃｃｕｐｌ！能の更なる詳細は、１９９０年５月１日発行の、スモール（ＳｍａＩ＋）外の米国特許６９２２１３７　ｒプログラム可能な順序発生器（Ｐ　ｒ　ｏ　ｇ　ｒａｍｍａｂｌｅ　５ｅｑｕｅｎｃｅ　Ｇｅｎｅｒａｔｏｒ）」において見いだされるであろうが、これの開示内容は参考としてこの明細書に含められる。

コア状態装置はｖＩＡマスクレベルでプログラム可能である非常に大きいプログラム可能論理配列６６を含んでいる。コア状態装置を構成しているその他の主要なブロックは計数器制御論理回路９０、状態ラッチ６４、ゲンロツタ同期化ブロック】００、及び欠陥補正クロック１２０である。

企図されたプログラム可能論理配列（ＰＬＡとしても知られている）６６は複雑なタイミング論理を実現する非常に融通のきく手段を与え、且つ同し装置が広範囲の種類のシステムにおいて使用されることを可能にするアーキテクチャを与える。プログラム可能論理配列ＰＬＡのプログラミングを単に変更すると、それぞれの応用のための装置が出来上がる。プログラム可能論理配列６６はパイプライン式であって、その入力及び出力側には多ビツトパイプラインレジスタ６８．７０．７２があり且つ又ＡＮＤ及びＯＲ論理平面８０．８２Ｐ、８２Ｌ間には多゛　ピントパイプラインレジスタ７４．７６がある。明確さのために図示されていないけれども、論理平面８２Ｌ、８０、及び８２Ｐ間のデータの流れは、パイプラインレジスタ７４．７６を通して又は代替的に論理平面８２Ｌと８０との間の及び論理平面８０と８２Ｐとの間の隣接データチャネル（図示されていない）を通して選択可能であろう。そのような構成は試験目的のために有効である。

プログラム可能論理配列６６への入力は内部Ｘ及びＹ計数器８６Ｘ、８６Ｙ、内部状態ラッチ６４、外部入力ＩＮ　（８）　、及び主リセット信号ＭＲ５Ｔから来る。外部ピンからプログラム可能論理配列ＰＬＡへ直接入る八つの外部入力ＩＮ（８）は、モード又は動作を選択すること、ゲーティング制御信号を供給すること、及びシステムの残りの部分からの信号に応答して手順を開始することを含む種々の目的のために使用されることができる。

プログラム可能論理配列６６は多数の出力、すなわち、状態ランチ６４を制御するための信号及び高速クロックのゲーティングを制御するための信号（これらの両信号は論述された）、Ｄ形出力ＤＯＵＴ　（４）　、ＤＯＵＴ　（３）　、２４のＳＲ形比出力５ＲＯＵＴ（２４）　、並びにＨＩＣＣＵＰ信号のような幾つかの雑多な制御信号、を供給する。

出力ＤＯＵＴ　（４）　、ＤＯＵＴ　（３）は出力ビンに直接供給されるプログラム可能論理配列６６のＤ形出力である。ＳＲ形比出力５ＲＯＵＴ（２４）は専用のセント及びリセ７）信号として役立つようにプログラム可能論理配列ＰＬＡの出力を用いることによって生成される。これらの信号は非りロック式ＳＲ形状態ランチ６５を駆動して出力ビンにおいて見られる５ＲＯＵＴ　（２４）信号を形成する。

状態ラッチ６４は制御目的のための内部状態装置の実現を可能にし、現在のビデオシステム実用装置において使用された複合同期（シンク）信号、及び複合帰線消去信号に見いだされるような、複雑な波形の発生を簡単化するためのゲーティング信号を供給する。状態ラッチは又、必要ならば、内部計数器の一方又は両方の長さを延長してより長いラスク大きさを支えるようにすることができる。状態ラッチ６４は非ロック式ＳＲ形ラッチであって、プログラム可能論理配列６６の出力によって制御される。

あるシステムにおいては、他のものとは反対のクロック縁部において遷移が発生するあるタイミング信号を発生することが必要であろう。この位相偏移能力はＤ形及びＳＲ形出力ＤＯＵＴ　（３）、ＤＯＵＴ　（４Ｌ及び５ＲＯＵＴ　（２４）のすべてについて準備されており、ＶＩＡ選択によって個々の出力ごとに選択可能である。

画像化システム実用装置は広範囲の解像度にわたっているので、二つの内部計数器８６Ｘ、８６Ｙは画像データ行及び列計数器として利用可能である。それらはプログラム可能な長さを提供し、画像ラスタを定義するために使用される０例えば、現在のＮＴＳＣビデオ解像度は線当り５１０ないし７６８画素Ｘ４８４線の範囲に及んでいる。２ＫＸ２Ｋまでの解像度を持ったテレビジョン映像及び科学的実用装置のための高解像度センサが利用可能である。リー、Ｔ、Ｈ，外部「４００万画素ＣＣＤイメージセンサＪ、、５ＰＩＥ会報第１２４２巻、鵞荷電金累子反墾回体光皇ヱ並、１９９０年２月、１０〜１６ページ所載（“Ａ　ＦｏｕｒＭｉｌｌｉｏｎ　Ｐｉｘｅ！　ＣＣＤ　Ｉｍａｇｅ　５ｅｎｓｏｒ”５Ｌｅｅ。

Ｔ、Ｈ，ｅｔａｌ、　、５ＰＩＥ　Ｐｒｏｃｅｅｄｉｎｇｓ、Ｖｏｌ、１２４２、Ｃｈａｒ　ｅ−Ｃｏｕ　ｌｅｄ　Ｄｅｖｉｃｅｓ　ａｎｄ　５ｏｌｉｄ　５ｔａｔｅ　Ｏｔｉｃａｌ　５ｅｎｓｏｒｓＳＦｅｂｒｕａｒｙ　１９９０−ＰＰ。

１０−１６）を参照せよ、８Ｋまでの画素を持った線形センサも又利用可能である。ミルチ、ジエイムズＲ６著「フィルムディジタル化のための線照明システム及び検出器」、５ＰＩＦ会報第１２４２巻、　７　Ａ　び　センサ、１９９０年２月、６６〜７７ページ所載（Ｌｉｎｅ　ＩｌｌｕｍｉｎａｔｉｏｎＳｙｓｔｅｍ　ａｎｄ　Ｄｅｔｅｃｔｏｒ　ｆｏｒ　Ｆｉｌｍ　Ｄｔｇｉｔｉｚａｔｉｏｎ ″、Ｍｉｌｃｈ、Ｊａｍｅｓ　Ｒ，，５ＰＩＥ　ＰｒｏｃｅｅｄｔｎｇｓＳＶｏｌ　１２４２、Ｃｈａｒ　ｅ−Ｃｏｕ　ｌｅｄ　Ｄｅｖｉｃｅｓａｎｄ　５ｏｌｉｄ　５ｔａｔｅ　Ｏｔｉｃａｌ　５ｅｎｓｏｒｏ、Ｆｅｂｒｕａｒｙ　１９９０、ＰＰ、６Ｏ−７７）を参照せよ。

この範囲の解像度を支えるために、列計数器８６Ｘは１３ピントを有し且つ行計数器８６Ｙは１２ビツトを有していて、８ＫＸ４Ｋまでの画像ラスタがなんらの付加的な資源を必要とすることなく定義されることを可能にする。各計数器の計数順序長はプログラム可能論理配列ＰＬＡのプログラミングによって決定さねへ従って任意のラスク大きさに対して融通性を与える。加えて、二つの専用人力ＨＲＳＴ及びＶＲ３Ｔが計数器制御器９０に供給されて、それぞれ列及び行計数器を直接リセットする。

プログラム可能論理配列６６は幾つかの他の制御信号を生成する。すなわち、線束ＥＯＬ信号は列計数器がリセットされ且つ行計数器が増分される条件を決定し、フレーム末ＥＯＦ信号は行計数器がリセットされるときを決定する。他の制御信号は、欠陥補正ブロック１２０をリセットするために使用される線５ＴＡＲＴにおける信号、及び「ヒカップ（ｈｉｃｃｕｐ）Ｊを導入する線ＨＩ　ＣＣＵＰにおける信号を含んでいる。

加えて、ゲンロックブロック１００及び欠陥補正ブロック１２０は重要な機能を提供する。

ゲンロックブロック１００はＡＳＩＣにより発生されたタイミングを外部源からの画像信号に同期させるための装置を提供する０画像化システム１０は画像信号から基準タイミング信号を除去するために使用されるような市販で入手可能なジンクストリッパ装置（図示されていない）を含むであろうと予想される。シンクストリッパは垂直基準信号及び奇数／偶数フィールド表示子信号を与える。垂直基準信号は、二つの飛越しフィールドのそれぞれにおいて一つのパルスの、各フレームについて２度発生するパルスからなっている。それゆえに、垂直基準信号の二つのパルスは各ビデオフレームの期間中に発生し、且つ奇数／偶数フィールド表示子は一つの完全なサイクルを経験する。

それゆえ、図３に示されたように、ゲンロックブロック１００におけるトリガ回路１０２は線ＧＥＮＳＹＮＣに加えられた垂直基準信号を受け、そして奇数／偶数フィールド表示子は線ＯＥＦ　ＩＮに加えられる。線ＧＥＮＳＹＮＣにおける立上り縁部はＯＥＦ　ＩＮが低いときに線ＬＯＡＤにパルスを発生する。ＯＥＦ　ＩＮが高いときには、同期化過程力坏能化される。内部直列レジスタ１０４は、同期化過程により行及び列計数器８６Ｙ、８６Ｘヘロードされる事前設定値を保持するために使用される。レジスタ１０４は主リセット信号ＭＲＳＴによってクリアさ娠そして専用のビンは直列データ入力５ＥＲＩＡＬ　ＩＮ、直列クロックＳＥＲＣＬＫのために、並びに事前設定値及びロード信号を出力するために使用される。

システムタイミングは、レジスタ１０４がすべてのゼロで満たされたときに、画像化システム１０により発生されたビデオ信号が前述のシンクストリンパにより受信されたビデオ画像信号と同じビデオタイミングを育するように発生される。

シフトレジスタ１０４をゼロ以外の値でロードすると、システムにより発止されるタイミングは基準に対して偏位させられる。

欠陥補正ブロック１２０は画像における欠陥画像の場所を識別し、従って欠陥画素が補正される（隠される）ようにすることのできる信号を発生する能力を提供する。線ＤＥＦＥＣＴにおける信号は画像における欠陥画素の場所を識別する。

そのような信号は所望の補正を行うために他の信号処理回路部（図示されていない）によって使用されることができる。

図４に示されたように、欠陥補正ブロックは、欠陥画素場所の座標を収容しているプログラム可能固定記憶装置（ＦＲＯＭ）（図示されていない）のような外部記憶装置から、レジスタＸ　ＲＥＧ及びＹ　ＲＥＣへの線ＰＲＭＤ（４）上にデータを受ける。この座標は欠陥場所に対応している内部計数器値であり、この座標情報はＦＲＯＭにおいて幾つかの連続したアドレスで符号化される。又ＰＲＯＭにおいて符号化されているのは、もしあれば、離れた少数の画素、すなわち近接隔置された欠陥、であるような第２の欠陥場所を識別する情報である。

欠陥補正動作は線５ＴＡＲＴにおける信号がプログラム可能論理配列６６によって発生されたときに各フレームについて開始される。５ＴＡＲＴ信号は制御順序器ＣＴＬ　ＳＥＱ及び欠陥計数器ＤＥＦ　ＣＮＴをリセットし、ＦＲＯＭアドレスＰｌ？Ｍ　Ａ（１２）のゼロへのリセットを生しることになる。次に、制？ｌ順序器ＣＴＬ　ＳＥＱはＰＲＯＭからの一連の読取り動作を行ってＦＲＯＭから第１欠陥の場所を得る。この場所座標情報はレジスタχ−ＲＥＧ及びＹ　ＲＥＣ；へロードされる。比較器１２２は線Ｘ　（１３）、Ｙ　（１２）におけるラスク計数情報と、線Ｘ　ＡＤＤＲＥＳＳ及びＹ　ＡＤＤＲＥＳＳにおける欠陥場所座標情報とを比較して、欠陥座標に対する計数器の現在の状態を決定する。一致が生じると、欠陥信号ＤＥＦＥＣＴは１画素クロックサイクルの間高くセットされる。

第２の近くの欠陥も又ＦＲＯＭデータによって特定されているならば、比較器はそれを類似の方法で示すことになる。連続した読取り動作はＦＲＯＭからの残りの場所を確認する。

各欠陥が見いだされた後、制御順序器ＣＴＬ　ＳＥＱは欠陥計数器ＤＥＦ　ＣＴＲを増分する。欠陥計数（欠陥計数器から出力されたもの）は線ＰＲＭＡ（１２）の上方最上位ビットを形成する。制御順序器はＦＲＯＭアドレスの最下位ビットを制御して一連の読取り動作を行い、欠陥場所情報のローディングを生しさせる。この過程は欠陥計数器ＤＥＦ　ＣＮＴ及び制御順序器ＣＴＬ　ＳＥＲの動作に従って情報の連続した集合を通して行われる。この過程はプログラム可能論理配列ＰＬＡからの５ＴＡＲＴ信号が発せられるまで継続し、その後欠陥補正サイクルは再び開始される。

特定の画像化システム（例えばＣＣＤ画像源）についての欠陥場所をＦＲＯＭへプログラムするときには、欠陥場所についての計数器値は０（ゼロ）の綴針数及びＯ（ゼロ）の画素計数から始まって読出発生の順序に列挙されるように組織されなければならない。そこで欠陥場所はＦＲＯＭにおける連続した場所へ符号化される。この符号化は図５及び６に図解された好ましいバッキングアルゴリズムに従って行われることができる。しかしながら、他のバッキングアルゴリズムも使用され得ることは認識されるべきである。

必要とされるビンの数を最少化するために、ＦＲＯＭデータワード人力ＰＲＭＤはわずか４ビツトの大きさである。八つの連続したＦＲＯＭ場所の各集合はそれが、単一の孤立した欠陥につい゛この又は一対の近接隔置された欠陥についての座標を収容するために使用されることができる。図解したバッキング配列はそのようなものの一例にすぎず、限定的なものとして意図されていないが、この配列においては、これらの「近接隔置」欠陥は正しく識別されるように、例えば６４画素未満隔置されている。

図５は孤立した（広く隔置された）欠陥に間するバッキングアルゴリズムを図解している。綴針数値及び画素計数値はまず二進値、すなわち１２ビア）綴針数値及び１３ビツト画素計数値に変換される。各値は次に最下位４ビツトで始まる幾ツかの４ビツトフイールドに分割される。Ｗ１素計数器値が４ビツトフイールドに分割された後に残っている最上位ビットは単一ビットとして瞬間的に残される。

ＦＲＯＭにおける最初の三つのデータ語位置は画素計数値の三つの４ビツトフイールドを保持するために使用され、最下位の４ビツトフイールドが最初に記憶される。ＦＲＯＭにおける次の三つのデータ語位置は綴針数値の４ビツトフイールドのすべてを保持するために使用さ娠やはり最下位の４ビツトフイールドが最初に記憶される０次のデータ語位置はすべてゼロにセットされる。８語群の最後のデータ語は画素計数値の最上位ビットに等しくセットされたそれの２番目上位のビット位１を持っており、データ語におけると・ントの残りはゼロにセットされている。

上述のように、欠陥場所を識別するために必要とされる情報を得るためには多数のＦＲＯＭアドレスがアクセスされなければならない、それゆえに、データをＡＳＩＣ６０ヘロードするためには多数のサイクルが必要である０図６に示されたように、図５に図解されたアルゴリズムは、ＦＲＯＭからの欠陥情報をロードするために必要とされる画素クロックサイクルの数により課せられる制約のために他の場合には補正可能ではないような第２の近接欠陥場所を識別するように変更されることができる。一対の近接隔置された欠陥（例えば、６４画素未満離れて配置された欠陥）を識別するために、バッキングアルゴリズムは次のように図５に図解されたアルゴリズムかられずかに変更される。

第１欠陥場所に対する綴針数値及び画素計数値は４ビツトフイールドに分割されて単一の孤立した欠陥の場合について行われたのと同じＦＲＯＭデータ語における場所に記憶される。しかしながら、単一の孤立した欠陥の場合にゼロで満たされたビット位置は今度はＸ欠陥場所アドレスの６最下位ゼットを保持するために使用される。

この第２欠陥の場所を識別するために、７番目のＦＲＯＭデータ語は第２欠陥の画素計数値の最下位４ピントを保持するために使用される。８番目のＦＲＯＭデータ語の二つの最下位ピントには欠陥場所の画素計数値の次のより上位のビットの二つ（ビット４及び５）がロードされる。最後に、８番目のＰＲＯＭデータ語の最上位ピントは１（壱）にセットされ、これは二つの欠陥が補正されるべきであることを示すフラグとして役立つ。

近接隔置欠陥の場所を決定するときには、第２欠陥についてＸレジスタＸＲＥＧにより記憶された６最下位ビットは６最下位ビットラスタＸ計数Ｘ（１３）と比較される。一致が生じると欠陥信号ＤＥＦＥＣＴが発生される。

加えて、ＰＬＡＳ６は列欠陥を持っていそうなある形式のマトリックス式（行及び列）イメージセンサの出力において見いだされる問題を扱うために注文製作されることができる。欠陥のある列を簡単に補正する能力はそのような場合に非常に重要であり、そのようなイメージセンサの製造歩留りを大いに高めることができる。そのような欠陥は単一孤立画素欠陥よりもはるかに好ましくない０列欠陥は多数の画素を関係させ、従って一般に、各個別の画素位置を識別することによって補正することは非実用的である。ＶＩＡ選択可能な選択肢がそれゆえに企図されており、これによって欠陥補正機能は（上述のように）個々の孤立欠陥又は列欠陥（これにおいては列計数器比較器だけが使用される）を補正するように設定されることができる。

ＡＳＩＣ６０の注文製作（すなわち、応用のための装置のプログラミング）は装置の製作中にＶＩＡ遺沢によって行われる。注文製作は不揮発性（永久的）であって、ＥＦＲＯＭ準拠式設計において経験されるように消去を受けない、注文製作は又少なくとも二つの別の利益を提供する。

一つの利益は前記のものにおいて説明された種々の特徴及び機能的ブロックは応用に合わせて注文製作されることができる。そのような特徴は欠陥補正、ゲンロック、入力及び出力信号の位相偏移、並びに画素レートタイミング周波数を含んでいる（がこれらに限定されない）。更に、装置の内部特性は適当なＶＩＡ選択によって注文製作されることができる０例えば、計数器制御ブロック９０の特性はそれが所定のレベル感度、極性などに従って信号ＨＲ５Ｔ及びＶＲＳＴに応答するように設定されることができる。注文製作におけるこの融通性は企図されたＡＳＩＣ６０をより用途の広いもの且つより機能的なものにする。

第２に、ＡＳＩＣ６０の基本アーキテクチャはあらかじめＶＩＡレベルまで製作されることができる。注文製作はそれゆえにただ一つのマスク変更を必要とするだけであり、費用及び転向時間をゲートアレイのそれよりも下に低減する。応用のための装置の注文製作はそれで、製作を完成するためにＶＩＡ、第２レベル金属、及び不活性化層を処理することを必要とするが、これはゲートアレイの生産における段階よりも少ない段階を伴う過程である。ＡＳＩＣ６０のプログラミングはそれゆえ完全に自動的であることができて、非常に迅速な設計転向を生じることになる。更に、各応用が異なったプログラミングを必要とするとしても、基本アーキテクチャ（ＶＩＡ層より下の層）は不変のままである。これは、試験ベクトルの設計時間及び生成における節約と共に、ＡＳＩＣ６０の生産のための時間−市場指数における著しい減小を提供する。

特定の応用に合わせて仕立てられる注文製作は完全に自動化されることができる。フィールドプログラム可能な論理的副素子のプログラミングを指定するために使用されるものに類似した符号化シート方式がタイミング情報を記録するために使用されることができる。符号化シートはＰＣ又はワークスチーシランにおいて使用者によって編集可能であり、別の編集可能な書式も所望のＶＩＡ選択肢を指定するために使用されることができる。米国特許４９２２１３７に開示されたプログラム可能順序発生器（Ｐｒｏｇｒａｍｍａｂｌｅ　５ｅｑｕｅｎｃｅ　Ｇｅｎｅｒａｔｏｒ）をプログラムするために使用された開発論理情報が注文製作可能なタイミング、制御ＡＳＩＣ６０をプログラムにするために持ち越されることができる。関連のソフトウェアはそれゆえ注文製作情報のこれらの集合を処理するために使用されて、適当なＶＩＡマスクを自動的に生成する。

同時に、注文製作のプログラム可能な論理配列６６の機能的モデルが、選ばれた選択肢選択による装置全体のシミュレート可能な表現と共に自動的に生成されることができる。符号化シート方式に関する更なる詳細については、「プログラム可能な論理装置データ便覧Ｊ　（１９９０年版）、シダネチックス社発行、２９１〜２９２ページ所載（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅｓ　Ｄａｔａ　Ｈａｎｄｂｏｏｋ（１９９０Ｅｄｉｔｉｏｎ）、Ｓｊｇｎｅｔｉｃｓ　Ｃｏｍｐａｎｙ、ｐｐ、２９１−２９２）を見よ。

ＡＳＩＣ６０は試験可能性のために設計されることが企図されている０例えば、注文製作は、内部計数器８６Ｘ及び８６Ｙの出力が出力ピンにおいて直接観察可能であるように試験モードを準備していること、及び各計数器が独立して制御されるように諸計数器が別々に動作するようになっていることが望ましいであろう。

欠陥補正計数器は又試験モード動作可能に設計されることができ、これによって直接計数をするように強制されることができる。プログラム可能論理配列ＰＬＡ入力、出力、及びパイプラインレジスタは走査レジスタとして実現されて、プログラム可能論理配列ＰＬＡにおける各トランジスタが個別に試験されることを可能にすることが望ましい、走査レジスタは試験ベクトル要件を減少させるために多重走査チェーンへ接続されることができる。

これらの準備により、ＡＳＩＣ６０の試験可能性は大いに高められる。試験ベクトル生成は一般的にさ＆従って各応用のために自動化されることができる。

この装置の基本的アーキテクチャは各応用において不変であるので、−組の試験刺激（試験入力信号）が使用され得て、これにより諸試験の試験応答（出力信号）がプログラム可能論理配列ＰＬＡにおける特定のプログラミングに応じて異なることになる。

それゆえ、試験は装置の特定のブロックを機能性について検査する個別のモジュールとして行われることができて、装置の総合的障害保証範囲が完成され得る。

障害保証範囲を更に増大するために、注文試験モジュールが各応用について生成されることが企図されている。そのようなモジュールは高度に自動化されることができ、従って試験ベクトルの完全な集合を生成する際にチップ設計者に要求される試験を減らす。

この発明は特にその採択実施例に関して詳細に説明されたが、この発明の精神及び範囲内において種々の変形及び変更が行われ得ることは理解されるであろう。

電子式画像化のための注文製作可能なタイミング及び制御ＡＳＩＣ！ｈ書ゲンロック及び欠陥補正機能を含む、画像化信号のタイミング及び制御の準備のためにプログラム可能である応用特定の集積回路（ＡＳＩＣ）、これらの特徴はＶＩＡマスク変更によって注文製作可能であり、従って、基本的装置アーキテクチャがあらかじめ製作されることを可能にする。

Claims

【特許請求の範囲】

１．画像画素を表現している画像信号と関連した画像化システムのタイミング及び制御を与えるためのＶＩＡプログラム可能な集積回路であって、基準タイミング信号について動作可能であり、基準タイミング信号と同期した複数のタイミング信号を与えるための第１状態装置、並びに第１状態装置を制御するための及びタイミング信号の出力を制御するための第２状態装置、を備えている前記の集積回路。
２．第１状態装置が、基準タイミング信号と周期して動作可能であるクロックタイミング発生器装置を含んでいる、請求項１の集積回路。
３．タイミング信号が画素レートタイミング信号を含んでおり、且つ第２状態装置が、画像信号に関してラスタ座標系を定義するために使用可能な第１及び第２の内部計数器、並びに第１及び第２の計数器の制御を行うための制御論理回路を含んでいる、請求項１の集積回路。
４．第２状態装置が更に、少なくとも一つの論理平面を有するＶＩＡプログラム可能な論理配列（ＰＬＡ）を備えている。請求項１の集積回路。
５．第２状態装置が更に、複数の論理平面を有するＶＩＡプログラム可能な論理配列（ＰＬＡ）、並びに複数のパイプライン式データレジスタを備えていて、レジスタの第１のものがＰＬＡに入力されたデータ語について動作可能であり、第２及び第３のレジスタがＰＬＡから出力されたデータについて動作可能であり、並びに第４及び第５のレジスタが論理平面間で伝送されたデータについて動作可能である、請求項１の集積回路。
６．第１及び第２の状態装置が集積回路におけるＶＩＡ選択に従って注文製作可能である、請求項１の集積回路。
７．画像信号を第２画像信号に同期させるためのゲンロック装置、を更に備えている、請求項１の集積回路。
８．ゲンロック装置が集積回路におけるＶＩＡ選択に従って注文製作可能である、請求項７の集積回路。
９．画像信号における欠陥画素を示している信号を与えるための欠陥補正装置、を更に備えている、請求項１の集積回路。
１０．欠陥補正装置が集積回路におけるＶＩＡ選択によって注文製作可能である、請求項９の集積回路。
１１．基準タイミング信号及び画像面素を表現している画像信号から動作可能な画像化システムと共に使用され得るＶＩＡプログラム可能タイミング・制御集積回路であって、プログラム可能論理配列（ＰＬＡ）を含んでいる第１論理装置、第１論理装置に接続された第２論理装置であって、前記の第１及び第２論理装置がこれらの装置の少なくとも一つに入力されたデータに応答してタイミング信号及び制御信号を供給するために動作可能である、前記の第２論理装置、タイミング信号と画像信号との同期化のために第１及び第２論理装置の少なくとも一つに制御信号を供給するためのゲンロック装置、並びに画像信号における欠陥画素の場所を識別するための及び欠隔画素の補正を可能にする信号を発生するための欠陥補正装置、を備えている前記の集積画竜。
１２．ＰＬＡが集積回路におけるＶＩＡ選択に従って注文製作可能である、請求項１１の集積回路。
１３．ゲンロック装置が集積回路におけるＶＩＡ選択に従って注文製作可能である、請求項１１の集積回路。
１４．欠陥補正装置が集積回路におけるＶＩＡ選択によって注文製作可能である、請求項１１の集積回路。
１５．それぞれの計数器がＶＩＡプログラム可能な長さのものであり且つ第１論理装置から制御信号を受けるように及び選択データ入力をＰＬＡに供給するように構成されている第１及び第２の内部計数器、並びに第１論理装置からの制御信号の選択されたものに従って制御可能である画素レートタイミング信号を制御信号に従って供給するためのクロック発生論理装置、を更に備えている、請求項１１の集積回路。
１６．クロック発生論理装置が集積回路におけるＶＩＡ選択に従って注文製作可能である、請求項１５の集積回路。
１７．基準タイミング信号及び画像画素を表現している画像信号から動作可能な画像化システムと共に使用され得るＶＩＡプログラム可能タイミング・制御集積回路であって、ＶＩＡプログラム可能な論理配列（ＰＬＡ）、ＰＬＡに接続された論理装置であって、前記のＰＬＡ及び論理装置の少なくとも一つに入力された基準タイミング信号に応答してタイミング信号及び制御信号を供給するために動作可能である前記の論理装置、タイミング信号と画像信号との同期化のためにＰＬＡ及び論理装置の少なくとも一つに制御信号を供給するためのゲンロック装置、並びに面像信号における欠陥画素の場所を識別するための及び欠陥画素の補正を可能にする信号を発生するための欠陥補正装置、を備えている前記の集積回路。