JPH0550866B2 - - Google Patents
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- JPH0550866B2 JPH0550866B2 JP59135904A JP13590484A JPH0550866B2 JP H0550866 B2 JPH0550866 B2 JP H0550866B2 JP 59135904 A JP59135904 A JP 59135904A JP 13590484 A JP13590484 A JP 13590484A JP H0550866 B2 JPH0550866 B2 JP H0550866B2
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- drain
- base layer
- electrode
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
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- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、逆導通ダイオードを一体化した導電
変調型の半導体装置に関する。
変調型の半導体装置に関する。
近年、電力用スイツチング素子としてパワー
MOSFETが市場に現われているが、1000V以上
の阻止電圧で十分低いオン抵抗を持つ素子は未だ
実現されていない。その理由は、阻止電圧VBが
高くなる程、素子のオン抵抗RON増大してしまう
ためである。この点を改善するものとして、最
近、導電変調型MOSFETが注目されている。そ
の基本構成を第７図に示す。この構造は、第８図
に示す通常縦型DMOSといわれるパワー
MOSFETのドレイン領域となるn+層１１ａをp+
層１１におき換えたものということができる。即
ちp+層１１の上に高抵抗のn-層１２があり、こ
のn-層１２の表面部に選択的にp+層１３を、更
にこのp+層１３の表面に選択的にn+層１４を形
成して、p+層１３のn-層１２とn+層１４で挟ま
れた表面領域をチヤネル領域２０としてこの上に
ゲート絶縁膜を介してゲート電極１６を形成して
いる。１７はp+層１７からn+層１４上にまたが
るように配設されたソース電極、１８はドレイン
電極である。
MOSFETが市場に現われているが、1000V以上
の阻止電圧で十分低いオン抵抗を持つ素子は未だ
実現されていない。その理由は、阻止電圧VBが
高くなる程、素子のオン抵抗RON増大してしまう
ためである。この点を改善するものとして、最
近、導電変調型MOSFETが注目されている。そ
の基本構成を第７図に示す。この構造は、第８図
に示す通常縦型DMOSといわれるパワー
MOSFETのドレイン領域となるn+層１１ａをp+
層１１におき換えたものということができる。即
ちp+層１１の上に高抵抗のn-層１２があり、こ
のn-層１２の表面部に選択的にp+層１３を、更
にこのp+層１３の表面に選択的にn+層１４を形
成して、p+層１３のn-層１２とn+層１４で挟ま
れた表面領域をチヤネル領域２０としてこの上に
ゲート絶縁膜を介してゲート電極１６を形成して
いる。１７はp+層１７からn+層１４上にまたが
るように配設されたソース電極、１８はドレイン
電極である。
この素子の動作は次の通りである。ソース電極
１７を接地し、ゲート電極１６およびドレイン電
極１８に正電圧を印加すると、縦型DMOSと同
じ原理でゲート電極１６直下のp+層１３表面の
チヤネル領域２０が反転して電子のチヤネルがで
きるためオンする。縦型DMOSと異なつている
のは、ドレイン側のp+層１１からもn-層１２に
正孔の注入が生じることである。こうして注入さ
れた正孔はn-層１２に蓄積して導電変調の効果
によりこのn-層１２の領域を低抵抗にする。従
つてDMOSの場合に比べて十分に低いオン抵抗
を得ることができる。
１７を接地し、ゲート電極１６およびドレイン電
極１８に正電圧を印加すると、縦型DMOSと同
じ原理でゲート電極１６直下のp+層１３表面の
チヤネル領域２０が反転して電子のチヤネルがで
きるためオンする。縦型DMOSと異なつている
のは、ドレイン側のp+層１１からもn-層１２に
正孔の注入が生じることである。こうして注入さ
れた正孔はn-層１２に蓄積して導電変調の効果
によりこのn-層１２の領域を低抵抗にする。従
つてDMOSの場合に比べて十分に低いオン抵抗
を得ることができる。
しかしながらこの導電変調型MOSFETは、オ
ン抵抗が低くなる反面、DMOSに比べてターン
オフ時間が長くなるという欠点がある。これは、
DMOSに比べてn-層１２に多数のキヤリアが蓄
積されるため、その消滅に時間がかかるからであ
る。
ン抵抗が低くなる反面、DMOSに比べてターン
オフ時間が長くなるという欠点がある。これは、
DMOSに比べてn-層１２に多数のキヤリアが蓄
積されるため、その消滅に時間がかかるからであ
る。
従来の導電変調型MOSFETはまた次のような
欠点があつた。即ち、この種の電力用スイツチン
グ素子はインバータなどの電力変換装置のメイン
スイツチとして使われ、一般に逆導通ダイオード
（RCD）が並列接続される。縦型DMOSでは第８
図から明らかなように、ドレイン領域がn+層１
１ａとなつており、n+層１１ａ、n-層１２、p+
層１３により構成されるダイオードＢが
MOSFET本体Ａに対して逆並列に内蔵された形
になつている。従つて外部に逆導通ダイオードを
接続する必要がない。これに対して、導電変調型
MOSFETでは第７図から明らかなように、逆導
通ダイオードは内蔵されていず、外部に接続する
必要があつた。
欠点があつた。即ち、この種の電力用スイツチン
グ素子はインバータなどの電力変換装置のメイン
スイツチとして使われ、一般に逆導通ダイオード
（RCD）が並列接続される。縦型DMOSでは第８
図から明らかなように、ドレイン領域がn+層１
１ａとなつており、n+層１１ａ、n-層１２、p+
層１３により構成されるダイオードＢが
MOSFET本体Ａに対して逆並列に内蔵された形
になつている。従つて外部に逆導通ダイオードを
接続する必要がない。これに対して、導電変調型
MOSFETでは第７図から明らかなように、逆導
通ダイオードは内蔵されていず、外部に接続する
必要があつた。
本発明は上記事情を考慮してなされたもので、
逆導通ダイオートを内蔵した、ターンオフ特性に
優れた導電変調型MOSFETを提供することを目
的とする。
逆導通ダイオートを内蔵した、ターンオフ特性に
優れた導電変調型MOSFETを提供することを目
的とする。
本発明に係る導電変調型MOSFETは、第１導
電型ドレイン層、これに接する第２導電型の第１
ベース層、この第１ベース層表面に選択的に形成
された第１導電型の第２ベース層、この第２ベー
ス層表面に選択的に形成された第２導電型のソー
ス層を有し、ソース電極の一部の下方に位置する
ドレイン層に代つてドレイン電極にオーミツク接
触する第２導通型層を設けて構成された逆導通ダ
イオードが一体形成されていることを特徴とす
る。
電型ドレイン層、これに接する第２導電型の第１
ベース層、この第１ベース層表面に選択的に形成
された第１導電型の第２ベース層、この第２ベー
ス層表面に選択的に形成された第２導電型のソー
ス層を有し、ソース電極の一部の下方に位置する
ドレイン層に代つてドレイン電極にオーミツク接
触する第２導通型層を設けて構成された逆導通ダ
イオードが一体形成されていることを特徴とす
る。
本発明によれば、ドレイン電極に接するドレイ
ン層の一部をこれと逆導電型の層で置換すること
によつて、逆導通ダイオードを内臓した導電変調
型MOSFETを得ることができる。特にこの逆導
通ダイオードを、ソース電極の外部との接続導体
を取り付ける位置に形成すれば、格別にチツプ面
積を大きくすることなくチツプの有効利用が図ら
れる。
ン層の一部をこれと逆導電型の層で置換すること
によつて、逆導通ダイオードを内臓した導電変調
型MOSFETを得ることができる。特にこの逆導
通ダイオードを、ソース電極の外部との接続導体
を取り付ける位置に形成すれば、格別にチツプ面
積を大きくすることなくチツプの有効利用が図ら
れる。
以下本発明の実施例を説明する。第１図は一実
施例の素子構造である。従来の第６図と対応する
部分には同符号を付してある。これを製造工程に
従つて説明する。
施例の素子構造である。従来の第６図と対応する
部分には同符号を付してある。これを製造工程に
従つて説明する。
高抵抗のn-層１２（第１ベース層）が出発基
板であり、所定の耐圧を実現できる不純物濃度を
持つたn-−Si基板の片側に６×1017／cm3、15μｍ
前後のn+層１９（バツフア層）を気相成長法に
より形成する。次に５〜8μｍの深さにp+層１１
（ドレイン層）、p+層１３（第２ベース層）を選
択拡散法により形成する。更にp+層１３内に選
択拡散法によりソースとなるn+層を形成し、ま
たn+層１９のp+層１１が形成されていない領域
に逆導通ダイオードのカソードとなるn+層１９
ａを形成する。
板であり、所定の耐圧を実現できる不純物濃度を
持つたn-−Si基板の片側に６×1017／cm3、15μｍ
前後のn+層１９（バツフア層）を気相成長法に
より形成する。次に５〜8μｍの深さにp+層１１
（ドレイン層）、p+層１３（第２ベース層）を選
択拡散法により形成する。更にp+層１３内に選
択拡散法によりソースとなるn+層を形成し、ま
たn+層１９のp+層１１が形成されていない領域
に逆導通ダイオードのカソードとなるn+層１９
ａを形成する。
本実施例では、p+層１１および１３は表面濃
度４×1017／cm3程度に、またn+層１４および１９
ａは表面濃度３×1020／cm3程度になるように設定
している。
度４×1017／cm3程度に、またn+層１４および１９
ａは表面濃度３×1020／cm3程度になるように設定
している。
以上の製造工程に続いて、ゲート絶縁膜１５を
高温熱酸化により形成し、n+層１４とp+層１３
にオーミツク電極をとるためゲート絶縁膜１５に
孔を開け、アルミニウムを数μｍ蒸着し、選択エ
ツチングしてゲート電極１６とソース電極１７を
形成する。ウエーハ裏面にはＶ−Ni−Au膜を蒸
着してドレイン電極１８を形成する。
高温熱酸化により形成し、n+層１４とp+層１３
にオーミツク電極をとるためゲート絶縁膜１５に
孔を開け、アルミニウムを数μｍ蒸着し、選択エ
ツチングしてゲート電極１６とソース電極１７を
形成する。ウエーハ裏面にはＶ−Ni−Au膜を蒸
着してドレイン電極１８を形成する。
第１図において、A′は導電変調型MOSFET本
体領域、B′は逆導通ダイード領域である。本体
領域A′のp+層１１とn-層１２の間のn+層１９は、
n-層１２に注入されるキヤリア量を最適化する
ためのものであつて、その不純物総量が５×
1013／cm2以上に設定されている。ここに不純物総
量とは、厚み方向の不純物濃度分布をＮ(x)とした
とき、これをn+層１９の厚み分だけ積分した値
で定義される。
体領域、B′は逆導通ダイード領域である。本体
領域A′のp+層１１とn-層１２の間のn+層１９は、
n-層１２に注入されるキヤリア量を最適化する
ためのものであつて、その不純物総量が５×
1013／cm2以上に設定されている。ここに不純物総
量とは、厚み方向の不純物濃度分布をＮ(x)とした
とき、これをn+層１９の厚み分だけ積分した値
で定義される。
第２図は第１図の素子において、n+層１９の
不純物総量を変化させた時のオン電液中に占める
電子電流の割合いを理論的に求めた結果である。
この結果から、n+層１９の不純物総量が５×
1013／cm2を越える当りから電子電流の占める割合
いが増大し始める。従つて、n+層１９の不純物
総量を５×1013／cm2以上に設定することによつ
て、p+層１１からn-層１２に注入される正孔の
量を抑制して、素子のターンオフ時間を短くする
ことができる。
不純物総量を変化させた時のオン電液中に占める
電子電流の割合いを理論的に求めた結果である。
この結果から、n+層１９の不純物総量が５×
1013／cm2を越える当りから電子電流の占める割合
いが増大し始める。従つて、n+層１９の不純物
総量を５×1013／cm2以上に設定することによつ
て、p+層１１からn-層１２に注入される正孔の
量を抑制して、素子のターンオフ時間を短くする
ことができる。
従来の導電変調型MOSFETでも、p+層１１と
n-層１２の間に２×1016／cm3、厚さ15μｍ程度の
n+層を設けてn-層１２のパンチスルー電圧を高
める技術は知られている。しかしこの場合のn+
層の不純物総量は３×1013／cm2程度であり、これ
では第２図から明らかなように、電子電流の割合
いは殆ど変わらない。即ち本実施例のように、不
純物総量５×1013以上のn+層１９を設けることに
よつて初めて、ターンオフ時間の短縮という効果
が得られる。しかもn+層１９の不純物総量を
1015／cm2程度以下に抑えれば、電子電流が多くな
るとはいつても正孔電流も存在し、素子のオン抵
抗は縦型DMOSに比べて十分低くすることがで
きる。
n-層１２の間に２×1016／cm3、厚さ15μｍ程度の
n+層を設けてn-層１２のパンチスルー電圧を高
める技術は知られている。しかしこの場合のn+
層の不純物総量は３×1013／cm2程度であり、これ
では第２図から明らかなように、電子電流の割合
いは殆ど変わらない。即ち本実施例のように、不
純物総量５×1013以上のn+層１９を設けることに
よつて初めて、ターンオフ時間の短縮という効果
が得られる。しかもn+層１９の不純物総量を
1015／cm2程度以下に抑えれば、電子電流が多くな
るとはいつても正孔電流も存在し、素子のオン抵
抗は縦型DMOSに比べて十分低くすることがで
きる。
また本実施例では、第１図から明らかなよう
に、逆導通ダイオード領域B′はp+層１３、n-層
１２、n+層１９、n+層１９ａから構成される、
いわゆるpinダイオード構造となつており、ここ
での回復時間は短いものとなつている。
に、逆導通ダイオード領域B′はp+層１３、n-層
１２、n+層１９、n+層１９ａから構成される、
いわゆるpinダイオード構造となつており、ここ
での回復時間は短いものとなつている。
なお、MOSFET本体領域A′およびダイオード
領域B′について、必要に応じて電子線照射ある
いは中性子線、γ線照射等によりそれぞれのキヤ
リアライフタイムτA，τBの制御を行なうことは有
効である。Au、Ptなどの重金属を拡散してτA、
τBの制御を行なつてもよい。またτA，τBの値は同
じである必要はない。例えば、ダイオードの回復
時間を特に短縮したい場合には、τA＞τBとなるよ
うに選択的に制御してもよい。
領域B′について、必要に応じて電子線照射ある
いは中性子線、γ線照射等によりそれぞれのキヤ
リアライフタイムτA，τBの制御を行なうことは有
効である。Au、Ptなどの重金属を拡散してτA、
τBの制御を行なつてもよい。またτA，τBの値は同
じである必要はない。例えば、ダイオードの回復
時間を特に短縮したい場合には、τA＞τBとなるよ
うに選択的に制御してもよい。
第３図は本発明の他の実施例である。この実施
例では、ソース電極１７のうち、これをパツケー
ジ外部に取出すためのボンデイング・ワイヤ１７
ａを接続するボンデイング・パツド部１７ｂの位
置に逆導通ダイオードを形成している。このよう
にすれば、逆導通ダイオードを内蔵させたことに
よるチツプ面積の増大を防止することができる。
例では、ソース電極１７のうち、これをパツケー
ジ外部に取出すためのボンデイング・ワイヤ１７
ａを接続するボンデイング・パツド部１７ｂの位
置に逆導通ダイオードを形成している。このよう
にすれば、逆導通ダイオードを内蔵させたことに
よるチツプ面積の増大を防止することができる。
第４図は更に他の実施例で、ソース電極１７を
外部端子に接続するためのバンプ電極１７ｓの位
置に逆導通ダイオードを形成した例である。バン
プ電極１７ｓは、基板表面の電極形成領域以外の
領域を有機系の絶縁膜２１で覆い、半田メツキを
行なつてそのときの表面張力により半球状に盛り
上がらせて得られる。このようなバンプ電極をチ
ツプ内に多数形成してこれを外部端子に圧着させ
ることにより大電流を流せるようにしている。こ
の実施例によつても先の実施例と同様に、チツプ
面積の増大を伴うことなく逆導通ダイオードを内
蔵させることができる。
外部端子に接続するためのバンプ電極１７ｓの位
置に逆導通ダイオードを形成した例である。バン
プ電極１７ｓは、基板表面の電極形成領域以外の
領域を有機系の絶縁膜２１で覆い、半田メツキを
行なつてそのときの表面張力により半球状に盛り
上がらせて得られる。このようなバンプ電極をチ
ツプ内に多数形成してこれを外部端子に圧着させ
ることにより大電流を流せるようにしている。こ
の実施例によつても先の実施例と同様に、チツプ
面積の増大を伴うことなく逆導通ダイオードを内
蔵させることができる。
第５図は更に他の実施例である。この実施例で
は、逆導通ダイオードをシヨツトキー・ダイオー
ドとしている。即ち、p+層１３の一部領域を高
抵抗のp-層１３ｋに置換し、この領域でソース
電極１７の一部を白金等のシヨツトキー電極１７
ｋとしている。シヨツトキー電極１７ｋの材料を
選択して少数キヤリアの注入を利用した、いわゆ
るバイパーラ・モード・シヨツトキー・ダイオー
ドとしてもよい。
は、逆導通ダイオードをシヨツトキー・ダイオー
ドとしている。即ち、p+層１３の一部領域を高
抵抗のp-層１３ｋに置換し、この領域でソース
電極１７の一部を白金等のシヨツトキー電極１７
ｋとしている。シヨツトキー電極１７ｋの材料を
選択して少数キヤリアの注入を利用した、いわゆ
るバイパーラ・モード・シヨツトキー・ダイオー
ドとしてもよい。
第６図は更に他の実施例である。この実施例で
は、シヨツトキー電極１７Ｆを用いて逆導通ダイ
オードをシヨツトキー・ダイオードとし、かつ
p-層１３Ｋを複数個に分離してダイオード部分
の電圧降下を下げ、スイツチング速度の向上を図
つている。またゲート電極１６を多結晶シリコン
で作り、これをシリコン酸化膜で覆い、ソース電
極１７Ｇと分離している。ドレイン側では、n+
層を不純物総量の多い部分１９Ｃと少ない部分１
９Ｄに分けて作り、不純物総量の多い部分１９Ｃ
で少数キヤリアの注入を抑制して、スイツチング
速度の向上を図つている。ソース金属１７Ｊはハ
ンダ層１７Ｍとの接着性をよくするためにソース
電極１７Ｇ上に連続的に設けている。この実施例
において１９Ｃの位置はゲート電極の下であつて
もよい。
は、シヨツトキー電極１７Ｆを用いて逆導通ダイ
オードをシヨツトキー・ダイオードとし、かつ
p-層１３Ｋを複数個に分離してダイオード部分
の電圧降下を下げ、スイツチング速度の向上を図
つている。またゲート電極１６を多結晶シリコン
で作り、これをシリコン酸化膜で覆い、ソース電
極１７Ｇと分離している。ドレイン側では、n+
層を不純物総量の多い部分１９Ｃと少ない部分１
９Ｄに分けて作り、不純物総量の多い部分１９Ｃ
で少数キヤリアの注入を抑制して、スイツチング
速度の向上を図つている。ソース金属１７Ｊはハ
ンダ層１７Ｍとの接着性をよくするためにソース
電極１７Ｇ上に連続的に設けている。この実施例
において１９Ｃの位置はゲート電極の下であつて
もよい。
本発明はその他、種々変形実施することができ
る。例えば第１図において、ダイオード領域
B′とこれに最も近接したチヤネル領域２０との
間の距離Ｃを、n-層１２の有効キヤリア拡散長
Ｌに比べて大きくなるように設定することは有効
である。これによつて、逆導通ダイオードの通電
が終了した後の残留キヤリアによつて、p+層１
１、n+層１９、n-層１２、p+層１３、n+層１４
から構成される寄生サイリスタがターンオンする
という誤動作を防止することができる。
る。例えば第１図において、ダイオード領域
B′とこれに最も近接したチヤネル領域２０との
間の距離Ｃを、n-層１２の有効キヤリア拡散長
Ｌに比べて大きくなるように設定することは有効
である。これによつて、逆導通ダイオードの通電
が終了した後の残留キヤリアによつて、p+層１
１、n+層１９、n-層１２、p+層１３、n+層１４
から構成される寄生サイリスタがターンオンする
という誤動作を防止することができる。
また上記実施例では、第１導電型としてｐ型、
第２導電型としてｎ型を用いた例を説明したが、
これらの導電型を逆にした場合も本発明は有効で
ある。
第２導電型としてｎ型を用いた例を説明したが、
これらの導電型を逆にした場合も本発明は有効で
ある。
第１図は本発明の一実施例の導電変調型
MOSFET構造を示す図、第２図はそのn+層１９
の不純物総量とn-層１２の電子電流の割合いの
関係を示す図、第３図ないし第６図は他の実施例
の導電変調型MOSFET構造を示す図、第７図は
従来の導電変調型MOSFETを示す図、第８図は
縦型DMOSを示す図である。 １１……p+層（ドレイン層）、１９……n+層
（バツフア層）、１２……n-層（第１ベース層）、
１３……p+層（第２ベース層）、１４……n+層
（ソース層）、１９ａ……n+層、１５……ゲート
絶縁膜、１６……ゲート電極、１７……ソース電
極、１８……ドレイン電極、２０……チヤネル領
域、A′……導電変調型MOSFET本体領域、B′…
…逆導通ダイオード領域。
MOSFET構造を示す図、第２図はそのn+層１９
の不純物総量とn-層１２の電子電流の割合いの
関係を示す図、第３図ないし第６図は他の実施例
の導電変調型MOSFET構造を示す図、第７図は
従来の導電変調型MOSFETを示す図、第８図は
縦型DMOSを示す図である。 １１……p+層（ドレイン層）、１９……n+層
（バツフア層）、１２……n-層（第１ベース層）、
１３……p+層（第２ベース層）、１４……n+層
（ソース層）、１９ａ……n+層、１５……ゲート
絶縁膜、１６……ゲート電極、１７……ソース電
極、１８……ドレイン電極、２０……チヤネル領
域、A′……導電変調型MOSFET本体領域、B′…
…逆導通ダイオード領域。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型のドレイン層と、このドレイン層
に接する第２導電型の第１ベース層と、この第１
ベース層の表面に選択的に形成された第１導電型
の第２ベース層と、この第２ベース層の表面に選
択的に形成された第１導電型のソース層と、この
ソース層と前記第１ベース層に挟まれた領域の第
２ベース層表面をチヤネル領域としてこの上にゲ
ート絶縁膜を介して形成されたゲート電極と、前
記ドレイン層にコンタクトするドレイン電極と、
前記ソース層と前記第２ベース層に同時にコンタ
クトするソース電極と、このソース電極と前記ド
レイン電極間でダイオードを構成するように前記
ドレイン層の一部に前記ドレイン層に代えてドレ
イン電極とオーミツク接触する第２導電型層を設
けて構成された逆導通ダイオードとを備えたこと
を特徴とする半導体装置。 ２ 前記第１ベース層は、前記ドレイン層側に設
けられた高濃度のバツフア層と、前記第２ベース
層側に設けられた高抵抗ベース層により構成さ
れ、前記バツフア層の不純物総量が５×1013／cm2
以上である特許請求の範囲第１項記載の半導体装
置。 ３ 前記バツフア層の不純物総量が1015／cm2以下
である特許請求の範囲第２項記載の半導体装置。 ４ 前記逆導通ダイオードは、前記ソース電極の
外部との接続導体が設けられた位置に設けられて
いる特許請求の範囲第１項記載の半導体装置。 ５ 前記接続導体は、ボンデイング・ワイヤまた
はバンプ電極である特許請求の範囲第４項記載の
半導体装置。 ６ 前記逆導通ダイオードは、その位置で前記ソ
ース電極と第２ベース層がシヨツトキー接触する
シヨツトキー・ダイオードである特許請求の範囲
第１項記載の半導体装置。 ７ 前記第２導電型層は、ソース電極の形成され
た領域の下方に位置する特許請求の範囲第１項記
載の半導体装置。
Priority Applications (5)
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| JPS6115370A JPS6115370A (ja) | 1986-01-23 |
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1984
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