JPS63260174A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63260174A JPS63260174A JP62095555A JP9555587A JPS63260174A JP S63260174 A JPS63260174 A JP S63260174A JP 62095555 A JP62095555 A JP 62095555A JP 9555587 A JP9555587 A JP 9555587A JP S63260174 A JPS63260174 A JP S63260174A
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- JP
- Japan
- Prior art keywords
- semiconductor substrate
- forming
- region
- conductivity type
- insulating film
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
- H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、電力スイッチング素子として用いられる導電
変調型の半導体装置の製造方法に関するものである。
変調型の半導体装置の製造方法に関するものである。
（ロ）従来の技術
近年、電力用スイッチング素子としてパワーＭＯ８ＦＥ
Ｔが市販化されているが、これに変わって導電変調型の
半導体装置が提案されている。
Ｔが市販化されているが、これに変わって導電変調型の
半導体装置が提案されている。
これは、ＭＯＳＦＥＴに比較すると、１０００［Ｖ］を
超えるような高電圧にすることが可能であり、かつ電流
密度を高くして用いてもオン電圧（Ｖ、）はＭＯＳＦＥ
Ｔの釣元と低く、スイッチング時間が数μｓｅｃと高速
である等の利点を有しているため、今後高周波駆動の電
力素子として注目されている。
超えるような高電圧にすることが可能であり、かつ電流
密度を高くして用いてもオン電圧（Ｖ、）はＭＯＳＦＥ
Ｔの釣元と低く、スイッチング時間が数μｓｅｃと高速
である等の利点を有しているため、今後高周波駆動の電
力素子として注目されている。
前述の事柄を詳述しているものとしては第２図Ａ乃至第
２図Ｅの如く特開昭６１−４３４７４号公報がある。
２図Ｅの如く特開昭６１−４３４７４号公報がある。
先ず第２図Ａの如くＰ＋型のシリコン半導体基板（２１
）を用意する工程と、この半導体基板（２１）の−主面
にＮ０型の第１エピタキシ〜ル層（２２）を５μｍ厚に
形成する工程と、 次に第２図Ｂの如くこのエピタキシャル層（２２）上に
Ｎ−型の第２エピタキシャル層（２３）を４０μｍ厚に
形成する工程と、このＮ−型の第２エピタキシ〜ル層り
２３）内にＰ１型の第１領域＜２４）を拡散する工程と
、 次に第２図Ｃの如く、この第１領域（２４）表面にＮ＋
型の第２領域（２５）を形成する工程と、更に第２図り
の如く、この第２領域（２５）の一部と重畳するように
ゲート絶縁膜（２６）を介してポリシリコンより成るゲ
ート電極（２７）を形成する工程と、 最後に第２図Ｅの如くソース電極（２８）およびドレイ
ン電極（２９）を形成する工程とにより作成している。
）を用意する工程と、この半導体基板（２１）の−主面
にＮ０型の第１エピタキシ〜ル層（２２）を５μｍ厚に
形成する工程と、 次に第２図Ｂの如くこのエピタキシャル層（２２）上に
Ｎ−型の第２エピタキシャル層（２３）を４０μｍ厚に
形成する工程と、このＮ−型の第２エピタキシ〜ル層り
２３）内にＰ１型の第１領域＜２４）を拡散する工程と
、 次に第２図Ｃの如く、この第１領域（２４）表面にＮ＋
型の第２領域（２５）を形成する工程と、更に第２図り
の如く、この第２領域（２５）の一部と重畳するように
ゲート絶縁膜（２６）を介してポリシリコンより成るゲ
ート電極（２７）を形成する工程と、 最後に第２図Ｅの如くソース電極（２８）およびドレイ
ン電極（２９）を形成する工程とにより作成している。
くハ）発明が解決しようとする問題点
前述した如〈従来はＰ＋型のシリコン半導体基板（２１
）の上に第および第２エピタキシャル層（２２） 、
（２３）を積層した後で、複雑なＭ２Ｓ部を形成してお
り、エピタキシャル層（２２） 、 （２３）の形成は
材料が高価で工程数が長く、高比抵抗のエピタキシャル
層を厚く作る必要があるので長時間のエピタキシャル成
長が必要となるので欠陥の発生、歩留りの低下、コスト
の上昇を招く。
）の上に第および第２エピタキシャル層（２２） 、
（２３）を積層した後で、複雑なＭ２Ｓ部を形成してお
り、エピタキシャル層（２２） 、 （２３）の形成は
材料が高価で工程数が長く、高比抵抗のエピタキシャル
層を厚く作る必要があるので長時間のエピタキシャル成
長が必要となるので欠陥の発生、歩留りの低下、コスト
の上昇を招く。
特に高耐圧の場合、第２エピタキシャル層が厚いため上
述した問題発生が顕著である。
述した問題発生が顕著である。
以上ノ事は、エピタキシャル成長バの代わりにＰ＋拡散
のウェハを使用した時も同様で、高温度で長時間の拡散
が必要となるので厚いＮ＋型の高比抵抗部に欠陥が発生
しやすく、歩どまりの低下、コストの上昇を招いていた
。
のウェハを使用した時も同様で、高温度で長時間の拡散
が必要となるので厚いＮ＋型の高比抵抗部に欠陥が発生
しやすく、歩どまりの低下、コストの上昇を招いていた
。
（ニ）問題点を解決するための手段
本発明は上述の問題点に鑑みてなされ、一導電型の半導
体基板（１）を用意する工程と、この半導体基板（１）
内に複数の逆導電型の第１領域（２）・・・（２）を拡
散形成する工程と、前記半導体基板（１）上に第１ゲー
ト絶縁膜（７）を形成し第１領域（２）・・・（２）間
にゲート電極（８）・・・（８）を形成する工程と、こ
のゲート電極（８）・・・（８）をマスクとして逆導電
型の第２領域（９）・・・（９）を拡散形成する工程と
、前記ゲート絶縁膜（８）・−（８）間に形成した膜（
１０）と前記ゲート電極（８）・・・（８）とをマスク
として前記第２領域〈９）・・・（９）内に中抜き形状
の一導電型の第３領域（１１）・・・（１１）を形成す
る工程と、前記第１ゲート絶縁膜（７）およびゲート電
極（８）・・・（８）上に第２ゲート絶縁膜（１２）を
形成する工程と、前記半導体基板（１）の裏面に逆導電
型の第４領域（１３）を拡散形成する工程と、前記半導
体基板（１）の両面に電極（１３） 、 （１４） 、
（１５）を形成する工程とを具備することで解決する
ものである。
体基板（１）を用意する工程と、この半導体基板（１）
内に複数の逆導電型の第１領域（２）・・・（２）を拡
散形成する工程と、前記半導体基板（１）上に第１ゲー
ト絶縁膜（７）を形成し第１領域（２）・・・（２）間
にゲート電極（８）・・・（８）を形成する工程と、こ
のゲート電極（８）・・・（８）をマスクとして逆導電
型の第２領域（９）・・・（９）を拡散形成する工程と
、前記ゲート絶縁膜（８）・−（８）間に形成した膜（
１０）と前記ゲート電極（８）・・・（８）とをマスク
として前記第２領域〈９）・・・（９）内に中抜き形状
の一導電型の第３領域（１１）・・・（１１）を形成す
る工程と、前記第１ゲート絶縁膜（７）およびゲート電
極（８）・・・（８）上に第２ゲート絶縁膜（１２）を
形成する工程と、前記半導体基板（１）の裏面に逆導電
型の第４領域（１３）を拡散形成する工程と、前記半導
体基板（１）の両面に電極（１３） 、 （１４） 、
（１５）を形成する工程とを具備することで解決する
ものである。
（＊）作用
前述の如く、例えば半導体基板（１）の裏面にボロンイ
オンを注入した後アニールをする事で、Ｐ＋型の第４領
域（１３）を形成できる。従って複雑な工程が前になっ
ているため歩留性を向上できる。
オンを注入した後アニールをする事で、Ｐ＋型の第４領
域（１３）を形成できる。従って複雑な工程が前になっ
ているため歩留性を向上できる。
更にはＭＯ８構造の動作チェックをした後で、Ｐ＋型の
第４領域（１３）を形成すれば、複雑なＭＯ８構造の不
良部を取除いて形成できるので、更に歩留りを向上でき
コストも安価にできる。
第４領域（１３）を形成すれば、複雑なＭＯ８構造の不
良部を取除いて形成できるので、更に歩留りを向上でき
コストも安価にできる。
更には無欠陥の高品質な半導体基板（１）内にＭｏＳ部
を作るので欠陥等の発生を防止できる。
を作るので欠陥等の発生を防止できる。
（へ）実施例
以下に本発明の製造方法を第１図Ａ乃至第１図■を参照
しながら説明する。
しながら説明する。
先ず第１図Ａおよび第１図Ｂに示す如くＮ−型の半導体
基板（１）を用意する工程と、この−半導体基板（１）
内に複数のＰ９型の第１領域（２）・・・（２）を拡散
する工程とがある。
基板（１）を用意する工程と、この−半導体基板（１）
内に複数のＰ９型の第１領域（２）・・・（２）を拡散
する工程とがある。
ここで第１図Ａの如く半導体基板（１）の表面を約１１
００℃で熱酸化することで約６０００人の膜厚のシリコ
ン酸化膜（３）を形成し、その後ホトレジスト膜（４）
を使った蝕刻法によりシリコン酸化膜（３）を開孔して
シリコン酸化膜〈３）をマスクとしてボロンイオンを１
００ＫｅＶ、 ８ Ｘ １０ ”ａｎ−”の条件で基板
（１）に注入し、再度シリコン酸化膜（５）を全面に被
覆した後で第１図Ｂの如く約１２００６Ｃ％Ｎ、ガスφ
でアニールを行いＰ４″型の第１領域を（２）・・・（
２）を形成する（また第１図Ｂと第１図Ｃとの間にＮゝ
型のアニユラ層（６）を形成している）。
００℃で熱酸化することで約６０００人の膜厚のシリコ
ン酸化膜（３）を形成し、その後ホトレジスト膜（４）
を使った蝕刻法によりシリコン酸化膜（３）を開孔して
シリコン酸化膜〈３）をマスクとしてボロンイオンを１
００ＫｅＶ、 ８ Ｘ １０ ”ａｎ−”の条件で基板
（１）に注入し、再度シリコン酸化膜（５）を全面に被
覆した後で第１図Ｂの如く約１２００６Ｃ％Ｎ、ガスφ
でアニールを行いＰ４″型の第１領域を（２）・・・（
２）を形成する（また第１図Ｂと第１図Ｃとの間にＮゝ
型のアニユラ層（６）を形成している）。
次に第１図Ｃ乃至第１図Ｅに示す如く、前記半導体基板
（１）上に第１ゲート絶縁膜（７）を形成し第１領域（
２）・・・（２）間にゲート電極（８）・・・（８）を
形成する工程と、このゲート電極（８）・・・（８）を
マスクとしてＰ型の第２領域（９）・・・（９）を拡散
形成する工程とがある。
（１）上に第１ゲート絶縁膜（７）を形成し第１領域（
２）・・・（２）間にゲート電極（８）・・・（８）を
形成する工程と、このゲート電極（８）・・・（８）を
マスクとしてＰ型の第２領域（９）・・・（９）を拡散
形成する工程とがある。
ここで第１図Ｃに示す如く、一旦動作部のシリコン酸化
膜（５）を除去し、第１図りの如く第１ゲート絶縁膜（
７）を約１０００人の厚さで形成し更にゲート電極（８
）・・・（８）を形成する。このゲート電極（８）・・
・（８）は約５ｏｏｏ人のノン・ドープの多結晶シリコ
ンより成り、リンイオンをＰ。Ｃ１，を使って拡散し、
その後所望形状に蝕刻されている。またその後このゲー
ト電極（８）・・・（８）をマスクとしてボロンイオン
を８０ＫｅＶ、 ５．５Ｘ１０”ｃｍ−”の条件で注入
し、約１２００℃でアニールしてＰ型の第２領域（９）
・・・（９〉を形成している。
膜（５）を除去し、第１図りの如く第１ゲート絶縁膜（
７）を約１０００人の厚さで形成し更にゲート電極（８
）・・・（８）を形成する。このゲート電極（８）・・
・（８）は約５ｏｏｏ人のノン・ドープの多結晶シリコ
ンより成り、リンイオンをＰ。Ｃ１，を使って拡散し、
その後所望形状に蝕刻されている。またその後このゲー
ト電極（８）・・・（８）をマスクとしてボロンイオン
を８０ＫｅＶ、 ５．５Ｘ１０”ｃｍ−”の条件で注入
し、約１２００℃でアニールしてＰ型の第２領域（９）
・・・（９〉を形成している。
次に第１図Ｆおよび第１図Ｇに示す如く前記ゲート電極
（８〉・・・（８）間に形成した膜（１０）と前記ゲー
ト電極（８）・・・（８）とをマスクとして前記第２領
域（９）・・・（９）内に中抜き形成のＮ１型の第３領
域（１１）・・・（１１）を形成する工程と、前記第１
ゲート絶縁膜（７）およびゲート電極（８）・・・（８
）上に第２ゲート絶縁膜（１２）を形成する工程とがあ
る。
（８〉・・・（８）間に形成した膜（１０）と前記ゲー
ト電極（８）・・・（８）とをマスクとして前記第２領
域（９）・・・（９）内に中抜き形成のＮ１型の第３領
域（１１）・・・（１１）を形成する工程と、前記第１
ゲート絶縁膜（７）およびゲート電極（８）・・・（８
）上に第２ゲート絶縁膜（１２）を形成する工程とがあ
る。
ここで先ず第１図Ｆではゲート電極（８）・・・（８）
間にレジスト膜を形成し、前工程で形成したゲート電極
（８）・・・（８）とこのレジスト膜（１０）をマスク
としてリンイオンを１２０ ＫｅＶ、 １ 、ＯＸ １
０１′ｃｍ−’の条件で注入している。ただし前記膜（
１０）はイオン注入マスクとして作用すれば良いのでレ
ジスト膜（１０）以外でも良い、更にＣＶＤ法で第２ゲ
ート絶縁膜であるシリコン酸化膜（１２）を約１２００
０人の厚さに被覆する。
間にレジスト膜を形成し、前工程で形成したゲート電極
（８）・・・（８）とこのレジスト膜（１０）をマスク
としてリンイオンを１２０ ＫｅＶ、 １ 、ＯＸ １
０１′ｃｍ−’の条件で注入している。ただし前記膜（
１０）はイオン注入マスクとして作用すれば良いのでレ
ジスト膜（１０）以外でも良い、更にＣＶＤ法で第２ゲ
ート絶縁膜であるシリコン酸化膜（１２）を約１２００
０人の厚さに被覆する。
またこの後で所望の耐圧にするために前記半導体基板（
１）をラッピングして所定の厚さにしても良い。
１）をラッピングして所定の厚さにしても良い。
更に第１図Ｈに示す如く、前記半導体基板（１）の裏面
にＰ＋型の第４領域（１３〉を形成する工程と、最後に
第１図工に示す如く、前記半導体基板の両面に電極（１
４） 、 （１５） 、 （１６）を形成する工程とが
ある。
にＰ＋型の第４領域（１３〉を形成する工程と、最後に
第１図工に示す如く、前記半導体基板の両面に電極（１
４） 、 （１５） 、 （１６）を形成する工程とが
ある。
第４領域（１３）は本発明の特徴とするところであり、
例えば半導体基板（１）の裏面にボロンイオンを１００
ＫｅＶ、 １０ ”ｃｍ−”ｔ７）条件ティオン注入
シＰ＋型の第４領域（１３）として拡散形成し、その後
ＲＴ Ａ （Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａ
ｌｉｎｇ）技術を活用しアニーリングする事にある。つ
まりＭＯ８構造を形成し、動作チェックした後に、第４
領域（１３）を形成すれば複雑な工程が前に来るため歩
留りを向上できる。ここではイオン注入で述べであるが
熱拡散でも良い。
例えば半導体基板（１）の裏面にボロンイオンを１００
ＫｅＶ、 １０ ”ｃｍ−”ｔ７）条件ティオン注入
シＰ＋型の第４領域（１３）として拡散形成し、その後
ＲＴ Ａ （Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａ
ｌｉｎｇ）技術を活用しアニーリングする事にある。つ
まりＭＯ８構造を形成し、動作チェックした後に、第４
領域（１３）を形成すれば複雑な工程が前に来るため歩
留りを向上できる。ここではイオン注入で述べであるが
熱拡散でも良い。
更には無欠陥の高品質な半導体基板（１）内にＭ２Ｓ部
を作るので欠陥等の発生を防止できる。
を作るので欠陥等の発生を防止できる。
また第１図工に示す如く、基板表面のソース領域（９）
（１１）およびゲート電極（８）上の第２ゲート絶縁膜
（１２）を蝕刻して、夫々アルミニウムでフンタクトを
とっているソース電極（１３）、ゲート電極（１４）を
夫々形成しており、また裏面にはクロム−銅−金糸のド
レイン電極（１５）を形成している。
（１１）およびゲート電極（８）上の第２ゲート絶縁膜
（１２）を蝕刻して、夫々アルミニウムでフンタクトを
とっているソース電極（１３）、ゲート電極（１４）を
夫々形成しており、また裏面にはクロム−銅−金糸のド
レイン電極（１５）を形成している。
（ト）発明の詳細
な説明した如く、複雑なＭＯ３構造を形成した燐で前記
第４領域（１３）を形成するために、ＭＯ８構造の動作
チェックをした後で、第４領域（１３）を形成できるの
で歩留りの向上及び工程数の削減ができる。
第４領域（１３）を形成するために、ＭＯ８構造の動作
チェックをした後で、第４領域（１３）を形成できるの
で歩留りの向上及び工程数の削減ができる。
更には無欠陥の高品質な半導体基板（１）内にＭ２Ｓ部
を作るので欠陥等の発生を防止できる。
を作るので欠陥等の発生を防止できる。
特に従来は高耐圧の場合、エピタキシャルウェハについ
ては高比抵抗でしかも厚みの厚いエピタキシャル成長が
必要となるので、工程的に難しく工程数もアップし、ま
た結晶欠陥も発生しやすかった。またＰ４″型の拡散ウ
ェハについても高温、長時間のドレイン拡散が必要であ
り、更にＮ−型の高比抵抗部が厚いので結晶欠陥を発生
しやすく、しかも工程数がかかっていた。
ては高比抵抗でしかも厚みの厚いエピタキシャル成長が
必要となるので、工程的に難しく工程数もアップし、ま
た結晶欠陥も発生しやすかった。またＰ４″型の拡散ウ
ェハについても高温、長時間のドレイン拡散が必要であ
り、更にＮ−型の高比抵抗部が厚いので結晶欠陥を発生
しやすく、しかも工程数がかかっていた。
これが簡便になり工程数削減及び歩留まり向上が達成さ
れ安価な製品を供給することができる。
れ安価な製品を供給することができる。
第１図Ａ乃至第１図工は本発明の半導体装置の製造方法
を説明する断面図、第２図Ａ乃至第２図Ｅは従来の半導
装置の製造方法を説明する断面図である。 （１）は半導体基板、 （２）は第１領域、 （３）（
５）はシリコン酸化膜、 （４）はホトレジスト膜、（
６）はアニユラ層、 （７）は第１ゲート絶縁膜、（８
）はゲート電極、 （９）は第２領域、 （１０）はレ
ジスト膜、 （１１）は第３領域、 （１２）は第２ゲ
ート絶縁膜、 （１３）は第４領域、 （１４） 、
（１５） 、 （１６）は電極である。
を説明する断面図、第２図Ａ乃至第２図Ｅは従来の半導
装置の製造方法を説明する断面図である。 （１）は半導体基板、 （２）は第１領域、 （３）（
５）はシリコン酸化膜、 （４）はホトレジスト膜、（
６）はアニユラ層、 （７）は第１ゲート絶縁膜、（８
）はゲート電極、 （９）は第２領域、 （１０）はレ
ジスト膜、 （１１）は第３領域、 （１２）は第２ゲ
ート絶縁膜、 （１３）は第４領域、 （１４） 、
（１５） 、 （１６）は電極である。
Claims (1)
- （１）一導電型の半導体基板を用意する工程と、この半
導体基板内に複数の逆導電型の第１領域を拡散形成する
工程と、前記半導体基板上に第１ゲート絶縁膜を形成し
第１領域間にゲート電極を形成する工程と、このゲート
電極をマスクとして逆導電型の第２領域を拡散形成する
工程と、前記ゲート電極間に形成した膜と前記ゲート電
極とをマスクとして前記第２領域内に中抜き形状の一導
電型の第３領域を形成する工程と、前記第１ゲート絶縁
膜およびゲート電極上に第２ゲート絶縁膜を形成する工
程と、前記半導体基板の裏面に逆導電型の第４領域を拡
散形成する工程と、前記半導体基板の両面に電極を形成
する工程とを具備することを特徴とした半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62095555A JPS63260174A (ja) | 1987-04-17 | 1987-04-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62095555A JPS63260174A (ja) | 1987-04-17 | 1987-04-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63260174A true JPS63260174A (ja) | 1988-10-27 |
Family
ID=14140826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62095555A Pending JPS63260174A (ja) | 1987-04-17 | 1987-04-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63260174A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000031800A1 (fr) * | 1998-11-26 | 2000-06-02 | Mitsubishi Denki Kabushiki Kaisha | Dispositif a semiconducteur et son procede de fabrication |
| JP2007273647A (ja) * | 2006-03-30 | 2007-10-18 | Shindengen Electric Mfg Co Ltd | Ｉｇｂｔの製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55111169A (en) * | 1979-02-19 | 1980-08-27 | Sansha Electric Mfg Co Ltd | Method of manufacturing semiconductor device |
| JPS6115370A (ja) * | 1984-06-30 | 1986-01-23 | Toshiba Corp | 半導体装置 |
-
1987
- 1987-04-17 JP JP62095555A patent/JPS63260174A/ja active Pending
Patent Citations (2)
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|---|---|---|---|---|
| JPS55111169A (en) * | 1979-02-19 | 1980-08-27 | Sansha Electric Mfg Co Ltd | Method of manufacturing semiconductor device |
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