JPH0553404B2 - - Google Patents
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- JPH0553404B2 JPH0553404B2 JP61284049A JP28404986A JPH0553404B2 JP H0553404 B2 JPH0553404 B2 JP H0553404B2 JP 61284049 A JP61284049 A JP 61284049A JP 28404986 A JP28404986 A JP 28404986A JP H0553404 B2 JPH0553404 B2 JP H0553404B2
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- Logic Circuits (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は交流結合回路に係り、特に、半導体集
積回路などに於ける各種回路を交流結合するに好
適な交流結合回路に関する。
積回路などに於ける各種回路を交流結合するに好
適な交流結合回路に関する。
半導体集積回路は、各種の回路から構成されて
おり、これら回路群のうち多くの回路は互いに相
異なる動作電位で作動するようになつている。こ
のため、互いに相異なる動作電位の回路ブロツク
を結合するに際しては、各回路ブロツクをキヤパ
シタを介して接続することが知られている。この
ようなCR形結合回路としては、イー・デー・エ
ヌ，シーモス ゲーツ イン リニア アプリケ
ーシヨンズ（1973年）第43頁〜第48頁（EDN，
CMOS，gates in linear applications，Mar，
５，1973，PP42−48）に記載されているように、
抵抗Ｒに線形高抵抗を用いたものが知られてい
る。又、抵抗Ｒに非線形スイツチを用いたものと
して、アイ・イー・イー・イー・ジヤーナル オ
ブ ソリツド ステート サーキツツ，エス・シ
ー13，1978年６月，第294頁〜298頁（IEEE，
Jounal of solid State Circuits SC−13，June，
1978，PP294−298）に記載されているものが知
られている。
おり、これら回路群のうち多くの回路は互いに相
異なる動作電位で作動するようになつている。こ
のため、互いに相異なる動作電位の回路ブロツク
を結合するに際しては、各回路ブロツクをキヤパ
シタを介して接続することが知られている。この
ようなCR形結合回路としては、イー・デー・エ
ヌ，シーモス ゲーツ イン リニア アプリケ
ーシヨンズ（1973年）第43頁〜第48頁（EDN，
CMOS，gates in linear applications，Mar，
５，1973，PP42−48）に記載されているように、
抵抗Ｒに線形高抵抗を用いたものが知られてい
る。又、抵抗Ｒに非線形スイツチを用いたものと
して、アイ・イー・イー・イー・ジヤーナル オ
ブ ソリツド ステート サーキツツ，エス・シ
ー13，1978年６月，第294頁〜298頁（IEEE，
Jounal of solid State Circuits SC−13，June，
1978，PP294−298）に記載されているものが知
られている。
上記従来技術のうち前者のものは、抵抗Ｒとし
て線形高抵抗を用いることによつて信号に対する
時定数を大きくしているので、低周波域の信号ま
で伝送させることはできるが、抵抗Ｒを構成する
のに大面積の抵抗用チツプを必要とし、又、バイ
アス電源に対しても時定数が大きくなるので、バ
イアスイ電圧の整定時間が長くなるという不具合
があつた。
て線形高抵抗を用いることによつて信号に対する
時定数を大きくしているので、低周波域の信号ま
で伝送させることはできるが、抵抗Ｒを構成する
のに大面積の抵抗用チツプを必要とし、又、バイ
アス電源に対しても時定数が大きくなるので、バ
イアスイ電圧の整定時間が長くなるという不具合
があつた。
一方、後者の従来技術は抵抗Ｒに非線形スイツ
チを用いているので、前者のものよりもバイアス
電圧の整定時間を短くすることはできるが、スイ
ツチによりバイアス電圧を印加しなければなら
ず、連続した信号に適応できないという不具合が
あつた。
チを用いているので、前者のものよりもバイアス
電圧の整定時間を短くすることはできるが、スイ
ツチによりバイアス電圧を印加しなければなら
ず、連続した信号に適応できないという不具合が
あつた。
本発明は、前記従来の課題に鑑みて為されたも
のであり、その目的は、信号に対する時定数を大
きくし、バアイス電圧に対する時定数を小さくす
ることができる交流結合回路を提供することにあ
る。
のであり、その目的は、信号に対する時定数を大
きくし、バアイス電圧に対する時定数を小さくす
ることができる交流結合回路を提供することにあ
る。
前記目的を達成するために、本発明は、第１の
基準電位を有する信号源電圧の前記第１の基準電
位とは異なる第２の基準電位を動作中心とする高
入力インピーダンス増幅器と、前記前記信号源電
圧を前記高入力インピーダンス増幅器の入力側に
導くための結合容量と、前記信号源電圧が大振幅
である場合には低インピーダンスとなり、小振幅
である場合には高インピーダンスとなる非線形イ
ンピーダンス素子と、前記結合容量の前記高入力
インピーダンス増幅器側端子に前記非線形インピ
ーダンス素子を介して前記第２の基準電位に等し
いバイアス電圧を供給するバイアス電源とを有す
ることを特徴とする。
基準電位を有する信号源電圧の前記第１の基準電
位とは異なる第２の基準電位を動作中心とする高
入力インピーダンス増幅器と、前記前記信号源電
圧を前記高入力インピーダンス増幅器の入力側に
導くための結合容量と、前記信号源電圧が大振幅
である場合には低インピーダンスとなり、小振幅
である場合には高インピーダンスとなる非線形イ
ンピーダンス素子と、前記結合容量の前記高入力
インピーダンス増幅器側端子に前記非線形インピ
ーダンス素子を介して前記第２の基準電位に等し
いバイアス電圧を供給するバイアス電源とを有す
ることを特徴とする。
電源印加時などのようにバイアス電圧が過度的
に変化して非線形インピーダンス素子としての半
導体抵抗素子に非線形領域を越えた電圧が印加さ
れると、半導体抵抗素子が低インピーダンスのイ
ンピーダンス素子として機能し、結合容量が短時
間のうちに充電される。一方、定常動作時に半導
体抵抗素子に非線形領域の電圧（信号源電圧）が
印加されると、半導体抵抗素子が高インピーダン
スのインピーダンス素子として機能し、結合容量
の容量が小さくても信号に対する時定数を大きく
することができる。
に変化して非線形インピーダンス素子としての半
導体抵抗素子に非線形領域を越えた電圧が印加さ
れると、半導体抵抗素子が低インピーダンスのイ
ンピーダンス素子として機能し、結合容量が短時
間のうちに充電される。一方、定常動作時に半導
体抵抗素子に非線形領域の電圧（信号源電圧）が
印加されると、半導体抵抗素子が高インピーダン
スのインピーダンス素子として機能し、結合容量
の容量が小さくても信号に対する時定数を大きく
することができる。
以下、本発明の実施例を図面に基づいて詳細に
説明する。
説明する。
第１図には、本発明の好適な実施例の構成が示
されている。第１図において、インバータアンプ
１０の入力端子１２と出力端子１３には非線形イ
ンピーダンス素子としてのダイオード３１，３２
が互いに逆方向に並列接続されている。入力端子
１２は結合容量としてのキヤパシタ４０を介して
端子１１に接続されており、端子１１には信号源
２００としての電圧源２０１とバイアス電圧源２
０２に接続されている。
されている。第１図において、インバータアンプ
１０の入力端子１２と出力端子１３には非線形イ
ンピーダンス素子としてのダイオード３１，３２
が互いに逆方向に並列接続されている。入力端子
１２は結合容量としてのキヤパシタ４０を介して
端子１１に接続されており、端子１１には信号源
２００としての電圧源２０１とバイアス電圧源２
０２に接続されている。
ダイオード３１，３２はインバータアンプ１０
のフイードバツク回路を形成すると共にキヤパシ
タ４０の充放電回路を形成し、かつ第２図に示さ
れるように、電圧−電流特性が非線形な半導体抵
抗素子で構成されている。ダイオード３１，３２
の両端に非線形領域を越えた電圧が印加されたと
きにはダイオード３１，３２に順方向電流が流
れ、ダイオード３１，３２は低インピーダンスの
インピーダンス素子として機能する。一方、定常
動作時にダイオード３１，３２に非線形領域の電
圧（信号源電圧）が印加されたときには、ダイオ
ード３１，３２には極めてわずかな電流した流れ
ないため、ダイオード３１，３２は高インピーダ
ンスのインピーダンス素子として機能することに
なる。
のフイードバツク回路を形成すると共にキヤパシ
タ４０の充放電回路を形成し、かつ第２図に示さ
れるように、電圧−電流特性が非線形な半導体抵
抗素子で構成されている。ダイオード３１，３２
の両端に非線形領域を越えた電圧が印加されたと
きにはダイオード３１，３２に順方向電流が流
れ、ダイオード３１，３２は低インピーダンスの
インピーダンス素子として機能する。一方、定常
動作時にダイオード３１，３２に非線形領域の電
圧（信号源電圧）が印加されたときには、ダイオ
ード３１，３２には極めてわずかな電流した流れ
ないため、ダイオード３１，３２は高インピーダ
ンスのインピーダンス素子として機能することに
なる。
即ち、ダイオード３１，３２の整流方程式は次
式によつて表わされる。
式によつて表わされる。
ID＝IS（ｅｑ VO／ｋ Ｔ−１） …(1)
ここで、ダイオード３１，３２の微分抵抗をrD
とすると、rD＝VT／（ID＋IS）、ただしVT＝kT／
ｑ，＝26mVである。
とすると、rD＝VT／（ID＋IS）、ただしVT＝kT／
ｑ，＝26mVである。
ISは10-17〜-18Ａのオーダであるから、IDが０付
近では1015Ω程度となり、ダオード３１，３２は
極めて大きな抵抗値の抵抗素子として機能するこ
とになる。
近では1015Ω程度となり、ダオード３１，３２は
極めて大きな抵抗値の抵抗素子として機能するこ
とになる。
インバータアンプ９は入力インピーダンスの高
い反転形増幅器であり、第３図に示されるよう
に、ＰチヤネルMOSトランジスタ１６とＮチヤ
ネルMOSトランジスタ１５から構成されている。
そして端子１７が電源に接続され、入力端子１２
に電源電圧の約1/2のバイアス電圧が印加される
ようになつている。
い反転形増幅器であり、第３図に示されるよう
に、ＰチヤネルMOSトランジスタ１６とＮチヤ
ネルMOSトランジスタ１５から構成されている。
そして端子１７が電源に接続され、入力端子１２
に電源電圧の約1/2のバイアス電圧が印加される
ようになつている。
以上の構成において、インバータアンプ１０
に、インバータアンプ１０の動作電位（第２の基
準電位）とは異なるレベルの信号源電圧（第１の
基準電位）を出力する信号源２００がキヤパシタ
４０を介して接続された場合、インバータアンプ
１０に電源電圧が印加されると、インバータアン
プ１０の入出力間にはダイオード３１，３２の非
線形領域を越える直流電位差が過渡的に生じる。
そして、入力端子１２が出力端子１３よりも高電
位となつたときにはダイオード３２に電流が流
れ、逆のときにはダイオード３１に電流が流れ、
キヤパシタ４０が充電される。この結果、キヤパ
シタ４０の入力端子１２側はインバータアンプ１
０の入出力の電位差がほぼ０になる電圧、即ちイ
ンバータ１０のしきい値電圧まで急速に充電され
る。
に、インバータアンプ１０の動作電位（第２の基
準電位）とは異なるレベルの信号源電圧（第１の
基準電位）を出力する信号源２００がキヤパシタ
４０を介して接続された場合、インバータアンプ
１０に電源電圧が印加されると、インバータアン
プ１０の入出力間にはダイオード３１，３２の非
線形領域を越える直流電位差が過渡的に生じる。
そして、入力端子１２が出力端子１３よりも高電
位となつたときにはダイオード３２に電流が流
れ、逆のときにはダイオード３１に電流が流れ、
キヤパシタ４０が充電される。この結果、キヤパ
シタ４０の入力端子１２側はインバータアンプ１
０の入出力の電位差がほぼ０になる電圧、即ちイ
ンバータ１０のしきい値電圧まで急速に充電され
る。
キヤパシタ４０が充電されるとインバータアン
プ１０の入出力の電位差がほぼ0Vとなるので、
ダイオード３１，３２は共に高抵抗の抵抗素子と
して機能することになる。このため、キヤパシタ
４０が充電された後の定常状態においては、信号
源２００からの交流信号がキヤパシタ４０を介し
てインバータアンプ１０に入力され、インバータ
アンプ１０で所定の増幅度の信号に増幅された後
出力端子１３から出力されることになる。
プ１０の入出力の電位差がほぼ0Vとなるので、
ダイオード３１，３２は共に高抵抗の抵抗素子と
して機能することになる。このため、キヤパシタ
４０が充電された後の定常状態においては、信号
源２００からの交流信号がキヤパシタ４０を介し
てインバータアンプ１０に入力され、インバータ
アンプ１０で所定の増幅度の信号に増幅された後
出力端子１３から出力されることになる。
このように、本実施例においては、キヤパシタ
４０の容量を小さくしても、交流信号に対して
は、ダイオード３１，３２が高インピーダンスの
インピーダンス素子として機能し、交流信号に対
する時定数を大きくすることができる。又さらに
バイアス電圧に対してはダイオード３１，３２が
低インピーダンスのインピーダンス素子として機
能するため、バイアス電圧に対する時定数を小さ
くすることができる。このため、キヤパシタ４０
の容量を小さくしても低周波域の信号まで増幅す
ることができると共にバイアス電圧の整定時間を
短くすることができる。さらに、インバータアン
プ１０を集積回路に実装する場合でもキヤパシタ
４０を小容量のもので構成することができるの
で、小型化を図ることができる。又、インバータ
アンプ１０と信号源２００とは交流的に結合され
ているので、電源電圧が変動したり、周囲温度が
変動したりしても、直流結合のものよりも動作電
位が変動するのを抑制することができる。
４０の容量を小さくしても、交流信号に対して
は、ダイオード３１，３２が高インピーダンスの
インピーダンス素子として機能し、交流信号に対
する時定数を大きくすることができる。又さらに
バイアス電圧に対してはダイオード３１，３２が
低インピーダンスのインピーダンス素子として機
能するため、バイアス電圧に対する時定数を小さ
くすることができる。このため、キヤパシタ４０
の容量を小さくしても低周波域の信号まで増幅す
ることができると共にバイアス電圧の整定時間を
短くすることができる。さらに、インバータアン
プ１０を集積回路に実装する場合でもキヤパシタ
４０を小容量のもので構成することができるの
で、小型化を図ることができる。又、インバータ
アンプ１０と信号源２００とは交流的に結合され
ているので、電源電圧が変動したり、周囲温度が
変動したりしても、直流結合のものよりも動作電
位が変動するのを抑制することができる。
第４図には、インバータアンプ１０の動作電位
よりも高電位の動作電位によつて作動する発振器
１００に接続する場合の実施例が示されている。
よりも高電位の動作電位によつて作動する発振器
１００に接続する場合の実施例が示されている。
発振器１００はトランジスタ１１１，１１２，
１１３，１１４，ダイオード１１５，１１６，抵
抗１１７，１１８，コンデンサ１２０，定電流源
１３１，１３２，１３３を有し、エミツタ結合形
マルチバイブレータを構成している。そしてトラ
ンジスタ１１３，１１４のエミツタが結合ダイオ
ード４５を介してインバータアンプ１０に接続さ
れている。そしてインバータアンプ１０の出力側
はCMOSゲート２０に接続されている。
１１３，１１４，ダイオード１１５，１１６，抵
抗１１７，１１８，コンデンサ１２０，定電流源
１３１，１３２，１３３を有し、エミツタ結合形
マルチバイブレータを構成している。そしてトラ
ンジスタ１１３，１１４のエミツタが結合ダイオ
ード４５を介してインバータアンプ１０に接続さ
れている。そしてインバータアンプ１０の出力側
はCMOSゲート２０に接続されている。
本実施例においては、インバータアンプ１０と
発振器１００とが結合ダイオード４５を介して接
続されているが、結合ダイオード４５は逆バイア
スされているため、キヤパシタ４０と同様結合容
量として機能し、発振器１００からの交流信号が
結合ダイオード４５を介してインバータアンプ１
０へ供給されるようになつている。即ち、本実施
例において、発振器１００の動作電位がインバー
タアンプ１０の動作電位より高い場合は、インバ
ータアンプ１０と発振器１００とを結合ダイオー
ド４５を介して接続し、両者の電位差が大きい場
合でも結合ダイオード４５の両端を充電すること
によつて直流レベルをシフトし、発振器１００の
出力信号をインバータアンプ１０で増幅した後
CMOSゲート２０を駆動することとしている。
発振器１００とが結合ダイオード４５を介して接
続されているが、結合ダイオード４５は逆バイア
スされているため、キヤパシタ４０と同様結合容
量として機能し、発振器１００からの交流信号が
結合ダイオード４５を介してインバータアンプ１
０へ供給されるようになつている。即ち、本実施
例において、発振器１００の動作電位がインバー
タアンプ１０の動作電位より高い場合は、インバ
ータアンプ１０と発振器１００とを結合ダイオー
ド４５を介して接続し、両者の電位差が大きい場
合でも結合ダイオード４５の両端を充電すること
によつて直流レベルをシフトし、発振器１００の
出力信号をインバータアンプ１０で増幅した後
CMOSゲート２０を駆動することとしている。
本実施例においては、前記実施例と同様、ダイ
オード３１，３２が結合ダイオード４５と時定数
回路を構成し、信号に対する時定数を大きくし、
バイアス電圧に対する時定数を小さくすることが
できる。又本実施例においては、発振器１００と
インバータアンプ１０とが交流結合されているの
で、発振器１００の直流レベルが変動し発振器１
００の出力信号のデユーテイ比が変化しても、イ
ンバータアンプ１０の出力信号のデユーテイ比が
変化するのを抑制することができる。
オード３１，３２が結合ダイオード４５と時定数
回路を構成し、信号に対する時定数を大きくし、
バイアス電圧に対する時定数を小さくすることが
できる。又本実施例においては、発振器１００と
インバータアンプ１０とが交流結合されているの
で、発振器１００の直流レベルが変動し発振器１
００の出力信号のデユーテイ比が変化しても、イ
ンバータアンプ１０の出力信号のデユーテイ比が
変化するのを抑制することができる。
第５図には、本発明の他の実施例の構成が示さ
れている。
れている。
本実施例はアンプ（増幅器）１０Ａの入力側と
入力端子１２との間にキヤパシタ４０を挿入する
と共にアンプ１０Ａの入力側とアースとの間に互
いに並列接続されたダイオード３１，３２とバイ
アス電源５０を挿入したものである。
入力端子１２との間にキヤパシタ４０を挿入する
と共にアンプ１０Ａの入力側とアースとの間に互
いに並列接続されたダイオード３１，３２とバイ
アス電源５０を挿入したものである。
アンプ１０Ａの動作電位はバイアス電源５０の
電圧によつて設定されており、アンプ１０Ａに電
圧が印加されダイオード３１，３２の両端に非線
形領域の電圧が印加されたときにはダイオード３
１，３２が低インピーダンスのインピーダンス素
子として機能し、キヤパシタ４０が短時間で充電
されるようになつている。一方キヤパシタ４０が
充電された後はダイオード３１，３２の両端の電
圧がほぼ0Vになるので、ダイオード３１，３２
が高インピーダンスのインピーダンス素子として
機能し、低周波域の信号成分もアンプ１０Ａによ
つて増幅される。
電圧によつて設定されており、アンプ１０Ａに電
圧が印加されダイオード３１，３２の両端に非線
形領域の電圧が印加されたときにはダイオード３
１，３２が低インピーダンスのインピーダンス素
子として機能し、キヤパシタ４０が短時間で充電
されるようになつている。一方キヤパシタ４０が
充電された後はダイオード３１，３２の両端の電
圧がほぼ0Vになるので、ダイオード３１，３２
が高インピーダンスのインピーダンス素子として
機能し、低周波域の信号成分もアンプ１０Ａによ
つて増幅される。
このように、本実施例においては、バイアス電
圧をアンプ１０Ａの帰還出力によつて得るのでは
なく、バイアス電源５０から得ているのでアンプ
１０Ａを反転増幅器、非反転増幅器に適用するこ
とができる。
圧をアンプ１０Ａの帰還出力によつて得るのでは
なく、バイアス電源５０から得ているのでアンプ
１０Ａを反転増幅器、非反転増幅器に適用するこ
とができる。
前記実施例においてアンプ１０Ａの動作電位を
低電圧のもので構成する場合にはバイアス電源５
０を用いなくてもキヤパシタ４０、ダイオード３
１，３２を交流結合回路として機能させることが
できる。
低電圧のもので構成する場合にはバイアス電源５
０を用いなくてもキヤパシタ４０、ダイオード３
１，３２を交流結合回路として機能させることが
できる。
交流結合回路２００の応用としては、第６図に
示されるように、複数のリニヤ回路ブロツク３０
１〜３０６を互いに交流結合させる場合、各回路
ブロツクを交流結合回路２０１〜２０５を介して
接続すれば、オーデイオシステムやビデオシステ
ムの集積回路として用いることができる。この場
合、各回路ブロツクの動作電位が異なつたり、機
能が異なつたりする場合でも、各回路ブロツクの
入換えを容易に行うことができ、設計の自由度が
増しICの開発期間を短縮することができる。
示されるように、複数のリニヤ回路ブロツク３０
１〜３０６を互いに交流結合させる場合、各回路
ブロツクを交流結合回路２０１〜２０５を介して
接続すれば、オーデイオシステムやビデオシステ
ムの集積回路として用いることができる。この場
合、各回路ブロツクの動作電位が異なつたり、機
能が異なつたりする場合でも、各回路ブロツクの
入換えを容易に行うことができ、設計の自由度が
増しICの開発期間を短縮することができる。
又、交流結合回路２００の応用としては、第７
図に示されるように、スタツク形の論理回路５０
０の入力回路に用いることができる。
図に示されるように、スタツク形の論理回路５０
０の入力回路に用いることができる。
即ち、論理回路５００が４段のスタツクで構成
され入力I1〜I4に対し、出力Ｏ＝I1・I2＋I3＋I4の
機能を有している場合、各段の入力回路に交流結
合回路２０６〜２０９を挿入すれば、入力I1〜I4
の直流レベルによらずスタツク４段の論理回路と
して機能させることができる。この場合、交流結
合回路２０６〜２０９の各直流レベルのシフトは
確実にできるので、スタツク段数を多く、論理回
路５００の出力信号の振幅を小さくすることがで
きる。又さらにスタツク１段分の電流を流すだけ
で良いので、電源の利用率を高めることができ、
低消費電力の回路を実現することができる。
され入力I1〜I4に対し、出力Ｏ＝I1・I2＋I3＋I4の
機能を有している場合、各段の入力回路に交流結
合回路２０６〜２０９を挿入すれば、入力I1〜I4
の直流レベルによらずスタツク４段の論理回路と
して機能させることができる。この場合、交流結
合回路２０６〜２０９の各直流レベルのシフトは
確実にできるので、スタツク段数を多く、論理回
路５００の出力信号の振幅を小さくすることがで
きる。又さらにスタツク１段分の電流を流すだけ
で良いので、電源の利用率を高めることができ、
低消費電力の回路を実現することができる。
なお、前記各実施例において、ダイオード３
１，３２としてバイポーラPNダイオードの他に
MOSダイオードやシヨツトキーダイオードを用
いることもできる。又、半導体抵抗素子としての
ダイオードを構成する場合、一対のダイオードを
互いに逆方向に接続するだけでなく、入力信号の
振幅に応じて必要数のダイオードを直列に接続す
るようにすることも可能である。
１，３２としてバイポーラPNダイオードの他に
MOSダイオードやシヨツトキーダイオードを用
いることもできる。又、半導体抵抗素子としての
ダイオードを構成する場合、一対のダイオードを
互いに逆方向に接続するだけでなく、入力信号の
振幅に応じて必要数のダイオードを直列に接続す
るようにすることも可能である。
以上説明したように、本発明によれば、結合容
量が小さくても、信号に対する時定数を大きく
し、バイアス電圧に対する時定数を小さくするこ
とができるため、集積回路の小型化に寄与するこ
とができる。
量が小さくても、信号に対する時定数を大きく
し、バイアス電圧に対する時定数を小さくするこ
とができるため、集積回路の小型化に寄与するこ
とができる。
第１図は本発明の一実施例を示す構成図、第２
図は半導体抵抗素子の電圧−電流特性図、第３図
はインバータアンプ１０の具体的構成図、第４図
は本発明の他の実施例を示す構成図、第５図は本
発明のさらに他の実施例の構成図、第６図は本発
明の応用例を示す構成図、第７図は本発明の応用
例を示す構成図である。 １０……インバータアンプ、１０Ａ……アン
プ、３１，３２……ダイオード、４０……キヤパ
シタ、１００……発振器、２００〜２０９……交
流結合回路。
図は半導体抵抗素子の電圧−電流特性図、第３図
はインバータアンプ１０の具体的構成図、第４図
は本発明の他の実施例を示す構成図、第５図は本
発明のさらに他の実施例の構成図、第６図は本発
明の応用例を示す構成図、第７図は本発明の応用
例を示す構成図である。 １０……インバータアンプ、１０Ａ……アン
プ、３１，３２……ダイオード、４０……キヤパ
シタ、１００……発振器、２００〜２０９……交
流結合回路。
Claims (1)
- 【特許請求の範囲】 １ 第１の基準電位を有する信号源電圧の前記第
１の基準電位とは異なる第２の基準電位を動作中
心とする高入力インピーダンス増幅器と、 前記前記信号源電圧を前記高入力インピーダン
ス増幅器の入力側に導くための結合容量と、 前記信号源電圧が大振幅である場合には低イン
ピーダンスとなり、小振幅である場合には高イン
ピーダンスとなる非線形インピーダンス素子と、 前記結合容量の前記高入力インピーダンス増幅
器側端子に前記非線形インピーダンス素子を介し
て前記第２の基準電位に等しいバイアス電圧を供
給するバイアス電源とを有することを特徴とする
交流結合回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61284049A JPS63136804A (ja) | 1986-11-28 | 1986-11-28 | 交流結合回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61284049A JPS63136804A (ja) | 1986-11-28 | 1986-11-28 | 交流結合回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63136804A JPS63136804A (ja) | 1988-06-09 |
| JPH0553404B2 true JPH0553404B2 (ja) | 1993-08-10 |
Family
ID=17673627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61284049A Granted JPS63136804A (ja) | 1986-11-28 | 1986-11-28 | 交流結合回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63136804A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0819264B2 (ja) * | 1988-06-03 | 1996-02-28 | 日本ゼオン株式会社 | 加硫性ゴム組成物 |
| JPH0629755A (ja) * | 1992-07-10 | 1994-02-04 | Mitsubishi Electric Corp | 前置増幅器 |
-
1986
- 1986-11-28 JP JP61284049A patent/JPS63136804A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63136804A (ja) | 1988-06-09 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |