JPH0553407B2 - - Google Patents
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- JPH0553407B2 JPH0553407B2 JP61224328A JP22432886A JPH0553407B2 JP H0553407 B2 JPH0553407 B2 JP H0553407B2 JP 61224328 A JP61224328 A JP 61224328A JP 22432886 A JP22432886 A JP 22432886A JP H0553407 B2 JPH0553407 B2 JP H0553407B2
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- whose
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
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- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はバイポーラ論理回路に関し、特にそ
の出力回路に関するものである。
の出力回路に関するものである。
第２図は例えば「’84三菱半導体データブツク
バイポーラデイジタルIC＜ALSTTL＞編２−３
頁」に示された従来のバイポーラ論理回路の出力
回路を示し、図において、１は高電位電源用端
子、２は低電位電源用端子、３は内部信号を印加
する入力信号ライン、４は出力端子、５はベース
が入力信号ライン３に、コレクタが抵抗１３を介
して高電位電源用端子１に接続された第１のトラ
ンジスタであるシヨツトキクランプドnpnトラン
ジスタ（以下SBDnpnトランジスタと記す）、６
はベースが第１のトランジスタ５のエミツタに、
エミツタが低電位電源用端子２に、コレクタが出
力端子４に接続された第２のトランジスタである
ガードリングを有するSBDnpnトランジスタ、７
はベースおよびコレクタがそれぞれ抵抗１１，抵
抗１２を介して第２のトランジスタ６のベース
に、エミツタが低電位電源用端子２に接続された
第３のトランジスタであるSBDnpnトランジス
タ、９はベースが第１のトランジスタ５のコレク
タに、コレクタが抵抗１４を介して高電位電源用
端子１に接続された第４のトランジスタである
SBDnpnトランジスタ、１０はベースおよびコレ
クタがそれぞれ第４のトランジスタ９のエミツタ
及びコレクタに、エミツタが出力端子４に接続さ
れた第５のトランジスタであるnpnトランジスタ
である。
バイポーラデイジタルIC＜ALSTTL＞編２−３
頁」に示された従来のバイポーラ論理回路の出力
回路を示し、図において、１は高電位電源用端
子、２は低電位電源用端子、３は内部信号を印加
する入力信号ライン、４は出力端子、５はベース
が入力信号ライン３に、コレクタが抵抗１３を介
して高電位電源用端子１に接続された第１のトラ
ンジスタであるシヨツトキクランプドnpnトラン
ジスタ（以下SBDnpnトランジスタと記す）、６
はベースが第１のトランジスタ５のエミツタに、
エミツタが低電位電源用端子２に、コレクタが出
力端子４に接続された第２のトランジスタである
ガードリングを有するSBDnpnトランジスタ、７
はベースおよびコレクタがそれぞれ抵抗１１，抵
抗１２を介して第２のトランジスタ６のベース
に、エミツタが低電位電源用端子２に接続された
第３のトランジスタであるSBDnpnトランジス
タ、９はベースが第１のトランジスタ５のコレク
タに、コレクタが抵抗１４を介して高電位電源用
端子１に接続された第４のトランジスタである
SBDnpnトランジスタ、１０はベースおよびコレ
クタがそれぞれ第４のトランジスタ９のエミツタ
及びコレクタに、エミツタが出力端子４に接続さ
れた第５のトランジスタであるnpnトランジスタ
である。
次に動作について説明する。
まず、入力信号ライン３にハイレベルの信号が
印加されると、第１のトランジスタ５が導通し、
その結果第２のトランジスタ６が導通して出力端
子４から電流を吸い込むため出力端子４の電位は
ロウレベルとなる。この時、第１のトランジスタ
５が導通しているため、第４，第５のトランジス
タ９，１０は非導通状態となつている。
印加されると、第１のトランジスタ５が導通し、
その結果第２のトランジスタ６が導通して出力端
子４から電流を吸い込むため出力端子４の電位は
ロウレベルとなる。この時、第１のトランジスタ
５が導通しているため、第４，第５のトランジス
タ９，１０は非導通状態となつている。
次に入力信号ライン３にロウレベルの信号が印
加されると、第１，第２のトランジスタ５，６が
非導通状態となる。そして第１のトランジスタ５
が非導通になることにより第４、第５のトランジ
スタ９，１０が導通し、高電位電源から抵抗１４
を介して出力端子４に電波が流れ、出力端子４の
電位はハイ状態となる。この時、第２のトランジ
スタ６にSBD付トランジスタを使用した場合、
SBDのリーク電流の一部が第２のトランジスタ
６のベース電流となり、電流増幅度倍されたコレ
クタ電流が出力端子４から流れ込みリークする。
また、このSBDのリーク電流を小さくするため
に第３図に示すようにガードリング２２を設ける
と第２のトランジスタ６のベース・コレクタ間の
接合容量が大きくなり、出力端子４がロウからハ
イ状態に変化するとき、この容量により第２のト
ランジスタ６のベース電位がもち上がり、第４図
のＣに示すようにロウからハイレベルの出力の電
圧波形に割れが生じる。
加されると、第１，第２のトランジスタ５，６が
非導通状態となる。そして第１のトランジスタ５
が非導通になることにより第４、第５のトランジ
スタ９，１０が導通し、高電位電源から抵抗１４
を介して出力端子４に電波が流れ、出力端子４の
電位はハイ状態となる。この時、第２のトランジ
スタ６にSBD付トランジスタを使用した場合、
SBDのリーク電流の一部が第２のトランジスタ
６のベース電流となり、電流増幅度倍されたコレ
クタ電流が出力端子４から流れ込みリークする。
また、このSBDのリーク電流を小さくするため
に第３図に示すようにガードリング２２を設ける
と第２のトランジスタ６のベース・コレクタ間の
接合容量が大きくなり、出力端子４がロウからハ
イ状態に変化するとき、この容量により第２のト
ランジスタ６のベース電位がもち上がり、第４図
のＣに示すようにロウからハイレベルの出力の電
圧波形に割れが生じる。
ここで、第３図は第２のトランジスタ６のガー
ドリング付SBDの構造を示し、図において、２
１はｎ形シリコン、２２はp+形シリコン（ガー
ドリング）、２３はn+形シリコン、２４は酸化
膜、２５はアルミ配線、２６はn+形シリコン、
２７は素子間酸化膜である。また第４図は出力電
圧波形を示し、図において、Ａは入力信号波形、
Ｂはガードリング無しのSBD付出力トランジス
タの出力波形、Ｃはガードリング有りのSBD付
出力トランジスタの出力波形である。
ドリング付SBDの構造を示し、図において、２
１はｎ形シリコン、２２はp+形シリコン（ガー
ドリング）、２３はn+形シリコン、２４は酸化
膜、２５はアルミ配線、２６はn+形シリコン、
２７は素子間酸化膜である。また第４図は出力電
圧波形を示し、図において、Ａは入力信号波形、
Ｂはガードリング無しのSBD付出力トランジス
タの出力波形、Ｃはガードリング有りのSBD付
出力トランジスタの出力波形である。
従来のバイポーラ論理回路は以上のように構成
されているので、第２のトランジスタが非導通の
時、第２のトランジスタのベース・コレクタ間の
リーク電流の一部が該トランジスタのベース電流
となり、電流増幅されたコレクタ電流分のリーク
電流が生じることとなる。また、これを防ぐため
に、上記第２のトランジスタのSBDにガードリ
ングを設けると、第２のトランジスタのベース・
コレクタ間容量が大きくなり、出力のロウからハ
イへの変化により第２のトランジスタのベース電
位がこの容量によるコンデンサ結合でもち上が
り、ロウからハイの出力電圧波形に割れが生じる
という問題点があつた。
されているので、第２のトランジスタが非導通の
時、第２のトランジスタのベース・コレクタ間の
リーク電流の一部が該トランジスタのベース電流
となり、電流増幅されたコレクタ電流分のリーク
電流が生じることとなる。また、これを防ぐため
に、上記第２のトランジスタのSBDにガードリ
ングを設けると、第２のトランジスタのベース・
コレクタ間容量が大きくなり、出力のロウからハ
イへの変化により第２のトランジスタのベース電
位がこの容量によるコンデンサ結合でもち上が
り、ロウからハイの出力電圧波形に割れが生じる
という問題点があつた。
この発明は上記のような問題点を解消するため
になされたもので、非導通時の第２のトランジス
タのベース・コレクタ間に生じるリーク電流がベ
ース電流となるのを防ぎ、かつロウからハイの出
力波形の割れを防ぐことのできるバイポーラ論理
回路を得ることを目的とする。
になされたもので、非導通時の第２のトランジス
タのベース・コレクタ間に生じるリーク電流がベ
ース電流となるのを防ぎ、かつロウからハイの出
力波形の割れを防ぐことのできるバイポーラ論理
回路を得ることを目的とする。
この発明に係るバイポーラ論理回路は、アノー
ドが第３のトランジスタのコレクタに、カソード
が低電位電源に接続されたシヨツトキバリアダイ
オードを設けたものである。
ドが第３のトランジスタのコレクタに、カソード
が低電位電源に接続されたシヨツトキバリアダイ
オードを設けたものである。
この発明においては、シヨツトキバリアダイオ
ードをそのアノードを第３のトランジスタのコレ
クタに、カソードを低電位電源に接続して設けた
ので、非導通時の第２のトランジスタのベース・
コレクタ間に生じるリーク電流を引き抜いて該リ
ーク電流がベース電流となるのを防ぎ、また出力
端子がロウからハイ状態に切替る時、第２のトラ
ンジスタのベース・コレクタ間の容量を引き抜い
て該容量によるベース電位のもち上げを防ぐこと
ができる。
ードをそのアノードを第３のトランジスタのコレ
クタに、カソードを低電位電源に接続して設けた
ので、非導通時の第２のトランジスタのベース・
コレクタ間に生じるリーク電流を引き抜いて該リ
ーク電流がベース電流となるのを防ぎ、また出力
端子がロウからハイ状態に切替る時、第２のトラ
ンジスタのベース・コレクタ間の容量を引き抜い
て該容量によるベース電位のもち上げを防ぐこと
ができる。
以下、この発明の実施例を図について説明す
る。
る。
第１図はこの発明の一実施例によるバイポーラ
論理回路を示し、図において、、１〜７，９〜１
４は第２図と同じものを示す。８はアノードが第
３のトランジスタ７のコレクタに、カソードが低
電位電源に接続されたシヨツトキバリアダイオー
ド（SBD）である。
論理回路を示し、図において、、１〜７，９〜１
４は第２図と同じものを示す。８はアノードが第
３のトランジスタ７のコレクタに、カソードが低
電位電源に接続されたシヨツトキバリアダイオー
ド（SBD）である。
次に動作について説明する。
まず、入力信号ライン３にハイレベルが印加さ
れると、第１，第２のトランジスタ５，６が導通
して出力端子４から電流を吸い込むため出力端子
４の電位はロウ状態となる。
れると、第１，第２のトランジスタ５，６が導通
して出力端子４から電流を吸い込むため出力端子
４の電位はロウ状態となる。
次に入力信号ライン３にロウレベルが印加され
ると、第１のトランジスタ５は非導通となり、第
３のトランジスタ７が過渡的に導通して、第２の
トランジスタ６が非導通となる。一方、第１のト
ランジスタ５が非導通となることにより第４，第
５のトランジスタ９，１０が導通して高電位電源
から抵抗１４を介して出力端子４に電流が流れ、
出力端子はハイ状態となる。この時、第２のトラ
ンジスタ６のべース・コレクタ間のリーク電流は
抵抗１２を介してシヨツトキバリアダイオード８
で引き抜かれる。
ると、第１のトランジスタ５は非導通となり、第
３のトランジスタ７が過渡的に導通して、第２の
トランジスタ６が非導通となる。一方、第１のト
ランジスタ５が非導通となることにより第４，第
５のトランジスタ９，１０が導通して高電位電源
から抵抗１４を介して出力端子４に電流が流れ、
出力端子はハイ状態となる。この時、第２のトラ
ンジスタ６のべース・コレクタ間のリーク電流は
抵抗１２を介してシヨツトキバリアダイオード８
で引き抜かれる。
このように、本実施例回路では、第２のトラン
ジスタのベース・コレクタ間に生じるリーク電流
がベース電流となるのを防ぐことができ、この結
果、SBDのリーク電流を小さくするためのガー
ドリングを設けることを不要として、第２のトラ
ンジスタ６のベース・コレクタ間容量の増大を防
ぎ、ロウからハイの出力の波形割れをなくするこ
とができる。
ジスタのベース・コレクタ間に生じるリーク電流
がベース電流となるのを防ぐことができ、この結
果、SBDのリーク電流を小さくするためのガー
ドリングを設けることを不要として、第２のトラ
ンジスタ６のベース・コレクタ間容量の増大を防
ぎ、ロウからハイの出力の波形割れをなくするこ
とができる。
また、ガードリングを設けて第２のトランジス
タ６のベース・コレクタ間容量が大きくなつて
も、出力端子４がロウからハイ状態に変化すると
き、大きくなつたベース・コレクタ間容量による
容量結合によりガードリングを設けていない第２
のトランジスタ６を用いた場合に比べてさらに第
２のトランジスタ６のベース電位を持ち上げよう
とするが、ベース・コレクタ間容量による第２の
トランジスタ６のベースにおける蓄積されようと
する電荷（ベース・コレクタ間に生じるベース電
流に相当する）を上記ダイオード８により引き抜
くことができるので、上記と同じく出力波形割れ
をなくすることができる。
タ６のベース・コレクタ間容量が大きくなつて
も、出力端子４がロウからハイ状態に変化すると
き、大きくなつたベース・コレクタ間容量による
容量結合によりガードリングを設けていない第２
のトランジスタ６を用いた場合に比べてさらに第
２のトランジスタ６のベース電位を持ち上げよう
とするが、ベース・コレクタ間容量による第２の
トランジスタ６のベースにおける蓄積されようと
する電荷（ベース・コレクタ間に生じるベース電
流に相当する）を上記ダイオード８により引き抜
くことができるので、上記と同じく出力波形割れ
をなくすることができる。
以上のように、この発明のバイポーラ論理回路
によれば、アノードが第３のトランジスタのコレ
クタに、カソードが低電位電源に接続されたシヨ
ツトキバリアダイオードを設けたので、非導通時
の第２のトランジスタのベース・コレクタ間のリ
ーク電流がベース電流となるのを防ぎ、さらに、
ベース・コレクタ間容量を小さくして、ロウから
ハイの出力の波形割れをなくすことができる効果
がある。
によれば、アノードが第３のトランジスタのコレ
クタに、カソードが低電位電源に接続されたシヨ
ツトキバリアダイオードを設けたので、非導通時
の第２のトランジスタのベース・コレクタ間のリ
ーク電流がベース電流となるのを防ぎ、さらに、
ベース・コレクタ間容量を小さくして、ロウから
ハイの出力の波形割れをなくすことができる効果
がある。
第１図はこの発明の一実施例によるバイポーラ
論理回路を示す回路図、第２図は従来のバイポー
ラ論理回路を示す回路図、第３図はガードリング
付SBDの構造を示す断面図、第４図は出力電圧
波形を示す図である。 図において、１は高電位電源用端子、２は低電
位電源用端子、３は入力信号ライン、５，６，
７，９，１０は第１，第２，第３，第４，第５の
トランジスタ、８はシヨツトキバリアダイオード
（SBD）、１１〜１４は抵抗、２１はｎ形シリコ
ン、２２はp+形シリコン（ガードリング）、２３
はn+形シリコン、２４は酸化膜、２５はアルミ
配線、２６はn+形シリコン、２７は素子間酸化
膜、Ａは入力信号波形、Ｂはガードリング無しの
SBD付出力トランジスタの出力波形、Ｃはガー
ドリング有りのSBD付出力トランジスタの出力
波形である。なお図中同一符号は同一又は相当部
分を示す。
論理回路を示す回路図、第２図は従来のバイポー
ラ論理回路を示す回路図、第３図はガードリング
付SBDの構造を示す断面図、第４図は出力電圧
波形を示す図である。 図において、１は高電位電源用端子、２は低電
位電源用端子、３は入力信号ライン、５，６，
７，９，１０は第１，第２，第３，第４，第５の
トランジスタ、８はシヨツトキバリアダイオード
（SBD）、１１〜１４は抵抗、２１はｎ形シリコ
ン、２２はp+形シリコン（ガードリング）、２３
はn+形シリコン、２４は酸化膜、２５はアルミ
配線、２６はn+形シリコン、２７は素子間酸化
膜、Ａは入力信号波形、Ｂはガードリング無しの
SBD付出力トランジスタの出力波形、Ｃはガー
ドリング有りのSBD付出力トランジスタの出力
波形である。なお図中同一符号は同一又は相当部
分を示す。
Claims (1)
- 【特許請求の範囲】 １ 高電位電源と低電位電源との間に直列に接続
された出力ダーリントントランジスタ及び第２の
トランジスタと、 コレクタが上記出力ダーリントントランジスタ
のベースに、かつ抵抗を介して高電位電源に接続
され、エミツタが上記第２のトランジスタのベー
スに、ベースが入力信号ラインに接続された第１
のトランジスタと、 コレクタ及びベースがそれぞれ抵抗を介して上
記第２のトランジスタのベースに、エミツタが低
電位電源に接続された第３のトランジスタと、 アノードが上記第３のトランジスタのコレクタ
に、カソードが低電位電源に接続されたシヨツト
キバリアダイオードとを備えたことを特徴とする
バイポーラ論理回路。 ２ 上記第２のトランジスタはガードリングを有
さないシヨツトキバリアダイオード付きのトラン
ジスタであることを特徴とする特許請求の範囲第
１項記載のバイポーラ論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61224328A JPS6378617A (ja) | 1986-09-22 | 1986-09-22 | バイポ−ラ論理回路 |
| US07/096,471 US4814645A (en) | 1986-09-22 | 1987-09-15 | TTL circuit having improved pulldown circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61224328A JPS6378617A (ja) | 1986-09-22 | 1986-09-22 | バイポ−ラ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6378617A JPS6378617A (ja) | 1988-04-08 |
| JPH0553407B2 true JPH0553407B2 (ja) | 1993-08-10 |
Family
ID=16812034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61224328A Granted JPS6378617A (ja) | 1986-09-22 | 1986-09-22 | バイポ−ラ論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4814645A (ja) |
| JP (1) | JPS6378617A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4973862A (en) * | 1989-03-07 | 1990-11-27 | National Semiconductor Corporation | High speed sense amplifier |
| US5159213A (en) * | 1990-06-07 | 1992-10-27 | North American Philips Corporation | Logic gate circuit with limited transient bounce in potential of the internal voltage supply lines |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3999080A (en) * | 1974-12-23 | 1976-12-21 | Texas Instruments Inc. | Transistor coupled logic circuit |
| US4228371A (en) * | 1977-12-05 | 1980-10-14 | Rca Corporation | Logic circuit |
| US4400635A (en) * | 1981-01-21 | 1983-08-23 | Rca Corporation | Wide temperature range switching circuit |
| US4501976A (en) * | 1982-09-07 | 1985-02-26 | Signetics Corporation | Transistor-transistor logic circuit with hysteresis |
| US4542331A (en) * | 1983-08-01 | 1985-09-17 | Signetics Corporation | Low-impedance voltage reference |
| FR2589296B1 (fr) * | 1985-10-29 | 1987-11-27 | Thomson Csf | Circuit de commande en parallele d'un grand nombre de cellules logiques de type stl |
| US4697103A (en) * | 1986-03-10 | 1987-09-29 | Quadic Systems, Inc. | Low power high current sinking TTL circuit |
-
1986
- 1986-09-22 JP JP61224328A patent/JPS6378617A/ja active Granted
-
1987
- 1987-09-15 US US07/096,471 patent/US4814645A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4814645A (en) | 1989-03-21 |
| JPS6378617A (ja) | 1988-04-08 |
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