JPS60240158A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPS60240158A JPS60240158A JP59097940A JP9794084A JPS60240158A JP S60240158 A JPS60240158 A JP S60240158A JP 59097940 A JP59097940 A JP 59097940A JP 9794084 A JP9794084 A JP 9794084A JP S60240158 A JPS60240158 A JP S60240158A
- Authority
- JP
- Japan
- Prior art keywords
- control transistor
- emitter
- generator
- voltage
- semiconductor circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/121—BJTs having built-in components
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体回路に関し、特に交流発電装置などの
出力電圧および出力電流を制御することができる半導体
回路に関するものでるる。
出力電圧および出力電流を制御することができる半導体
回路に関するものでるる。
第１図は従来の半導体回路を示′を回路図でるる。
同図において、１は交流発電装置、２はこの交流発電装
置１の出力抵抗、３はこの交流発電装置１の出力電圧お
よび出力電流全制御するＮＰＮの制御用トランジスタ、
４はこの制御用トランジスタ３のドライブ回路、５はア
ノードがこの制御用トランジスタ３のエミ、ツタに接続
されたダイオード、６は一端がダイオード５のカソード
に接続され、他端がこの制御用トランジスタ３のコレク
タに接続された抵抗でろる。
置１の出力抵抗、３はこの交流発電装置１の出力電圧お
よび出力電流全制御するＮＰＮの制御用トランジスタ、
４はこの制御用トランジスタ３のドライブ回路、５はア
ノードがこの制御用トランジスタ３のエミ、ツタに接続
されたダイオード、６は一端がダイオード５のカソード
に接続され、他端がこの制御用トランジスタ３のコレク
タに接続された抵抗でろる。
次に、上記構成による半導体回路の動作について説明す
る。まず、制御用トランジスタ３のエミッタ電位よりコ
レクタ電位が高くなるよう交流発電装置１の出力電圧が
発生しているときには、この制御用トランジスタ３のコ
レクタ・エミッタ間は正常にバイアスされている。した
がって、この制御用トランジスタ３はドライブ回路４の
出力信号により動作し、交流発電装置１の出力電圧およ
び出力ｉｉ！流を制御することができる。一方、制御用
トランジスタ３のコレクタ電位よりエミッタ電位が高く
なるよう交流発電装置１の出力電圧が発生しているとき
には、この制御用トランジスタ３のコレクタ・エミッタ
間は逆バイアスされ、この制御用トランジスタ３は動作
しない。このときの制御用トランジスタ３のコレクタ・
エミッタ逆バイアス電圧は下記（１）式で表わすことが
できる。
る。まず、制御用トランジスタ３のエミッタ電位よりコ
レクタ電位が高くなるよう交流発電装置１の出力電圧が
発生しているときには、この制御用トランジスタ３のコ
レクタ・エミッタ間は正常にバイアスされている。した
がって、この制御用トランジスタ３はドライブ回路４の
出力信号により動作し、交流発電装置１の出力電圧およ
び出力ｉｉ！流を制御することができる。一方、制御用
トランジスタ３のコレクタ電位よりエミッタ電位が高く
なるよう交流発電装置１の出力電圧が発生しているとき
には、この制御用トランジスタ３のコレクタ・エミッタ
間は逆バイアスされ、この制御用トランジスタ３は動作
しない。このときの制御用トランジスタ３のコレクタ・
エミッタ逆バイアス電圧は下記（１）式で表わすことが
できる。
ただＬ／％ Ｖｒ＜Ｖｉｃ＜Ｖｉａ（ｘｉ） ＋ＶＢＣ
（Ｆ） （２）ここで、Ｖ、Ｃは制御用トランジスタ３
のコレクタ・エミッタ逆バイアス電圧、ＶＦはダイオー
ド５の順方向電圧、ｖＧは交流発電装置１の出力電圧、
Ｒｏは抵抗２の抵抗値、Ｒｔは抵抗６の抵抗値、ＶＩＥ
Ｂ（Ｂ幻は制御用トランジスタ３のエミッタ・ベース間
降伏電圧、Ｖｍｃ（ｙ）は制御用トランジスタ３のベー
ス・コレクタ間順方向電圧でるる。
（Ｆ） （２）ここで、Ｖ、Ｃは制御用トランジスタ３
のコレクタ・エミッタ逆バイアス電圧、ＶＦはダイオー
ド５の順方向電圧、ｖＧは交流発電装置１の出力電圧、
Ｒｏは抵抗２の抵抗値、Ｒｔは抵抗６の抵抗値、ＶＩＥ
Ｂ（Ｂ幻は制御用トランジスタ３のエミッタ・ベース間
降伏電圧、Ｖｍｃ（ｙ）は制御用トランジスタ３のベー
ス・コレクタ間順方向電圧でるる。
したがって、交流発電装＠ｉの出力電圧Ｖａが大きくな
ｐ１制御用トランジスタ３のコレクタ番エミッタ逆バイ
アス電圧Ｖｇｃが、そのエミッタ・ベース間ｎ 伏１１
圧ＶＫ ｓ （ＢＲ） とベース・コレクタ間順方向
電圧Ｖ、Ｃ（Ｆｌとの和、（Ｖｇｍ（＋ａｉ＋１ ＋
Ｖｉ＋ｃ（Ｆ））になると、制御用トランジスタ３のエ
ミッタ・ベース間接合が降伏し、制御用トランジスタ３
を著しく劣化させるので、交流発電装置１の出力電圧Ｖ
Ｇ の最大値から上記（２）式が成立するように、抵抗
６の抵抗値Ｒ１を適当に設定する。こうした場合、交流
発電装置１によって制御用トランジスタ３のコレクタ・
エミッタ間が逆バイアスされても、そのエミッタ・ベー
ス接合は降伏しないので、この制御用トランジスタ３は
劣化しない。
ｐ１制御用トランジスタ３のコレクタ番エミッタ逆バイ
アス電圧Ｖｇｃが、そのエミッタ・ベース間ｎ 伏１１
圧ＶＫ ｓ （ＢＲ） とベース・コレクタ間順方向
電圧Ｖ、Ｃ（Ｆｌとの和、（Ｖｇｍ（＋ａｉ＋１ ＋
Ｖｉ＋ｃ（Ｆ））になると、制御用トランジスタ３のエ
ミッタ・ベース間接合が降伏し、制御用トランジスタ３
を著しく劣化させるので、交流発電装置１の出力電圧Ｖ
Ｇ の最大値から上記（２）式が成立するように、抵抗
６の抵抗値Ｒ１を適当に設定する。こうした場合、交流
発電装置１によって制御用トランジスタ３のコレクタ・
エミッタ間が逆バイアスされても、そのエミッタ・ベー
ス接合は降伏しないので、この制御用トランジスタ３は
劣化しない。
し力・シながら、従来の半導体回路は抵抗６の抵抗値Ｒ
，＋１に適当に設定しても、負のサージ電圧が交流発電
装置１の出力電圧に重畳されると、制御用トランジスタ
３のコレクタ会エミッタ逆バイアス電圧ＶＥＣはそのエ
ミッタ・ベース間降伏電圧ＶＥＲ（ＢＲ） とそのベー
ス・コレクタ間順方向電圧ＭＢＣ（Ｆ） トノ和（ＶＩ
ＥＢ（ＢＲ） ＋ ＶＢＣ（Ｆ） ）になｔ）１この制
御用トランジスタ３のエミッタ・ベース接合が降伏し、
この制御用トランジスタ３を劣化させ、半導体回路の信
頼性を著しく損ねる。また、ダイオード５と抵抗６に一
必要とする７ｔめ、半導体回路の実装面積を縮少するこ
とができないなどの欠点がめった。
，＋１に適当に設定しても、負のサージ電圧が交流発電
装置１の出力電圧に重畳されると、制御用トランジスタ
３のコレクタ会エミッタ逆バイアス電圧ＶＥＣはそのエ
ミッタ・ベース間降伏電圧ＶＥＲ（ＢＲ） とそのベー
ス・コレクタ間順方向電圧ＭＢＣ（Ｆ） トノ和（ＶＩ
ＥＢ（ＢＲ） ＋ ＶＢＣ（Ｆ） ）になｔ）１この制
御用トランジスタ３のエミッタ・ベース接合が降伏し、
この制御用トランジスタ３を劣化させ、半導体回路の信
頼性を著しく損ねる。また、ダイオード５と抵抗６に一
必要とする７ｔめ、半導体回路の実装面積を縮少するこ
とができないなどの欠点がめった。
したがって、この発明の目的線制御用トランジスタの劣
化を防ぐことができるうえ、実装面積を縮少化すること
ができる半導体回路全提供するものである。
化を防ぐことができるうえ、実装面積を縮少化すること
ができる半導体回路全提供するものである。
このような目的を達成するため、この発明は交流発電装
置などの出力電圧および出力電流を制御用トランジスタ
によって制御する半導体回路において、アノードが上記
制御用トランジスタのベースに接続され、カソードが上
記制御用トランジスタのエミッタに接続されたアバラン
シェダイオードを上記制御用トランジスタと同一半導体
素子内に設け、上記アバランシェ・ダイオードのアバラ
ンシェ電圧を上記制御用トランジスタのエミッタ・ベー
ス降伏電圧より低くするものであり、以下実施例を用い
て詳細に説明する。
置などの出力電圧および出力電流を制御用トランジスタ
によって制御する半導体回路において、アノードが上記
制御用トランジスタのベースに接続され、カソードが上
記制御用トランジスタのエミッタに接続されたアバラン
シェダイオードを上記制御用トランジスタと同一半導体
素子内に設け、上記アバランシェ・ダイオードのアバラ
ンシェ電圧を上記制御用トランジスタのエミッタ・ベー
ス降伏電圧より低くするものであり、以下実施例を用い
て詳細に説明する。
第２図はこの発明に係る半導体回路の一実施例を示す回
路図でめる。同図において、Ｔは７ノードが制御用トラ
ンジスタ３のベースに接続され、カソードがこの制御用
トランジスタ３のエミッタに接続されたアバランシェダ
イオード、８はその詳細な断面を第３図に示すように制
御用トランジスタ３とアバランシェダイオードＴから構
成された半導体回路素子、９は制御用トランジスタ３の
コレクタに接続された半導体回路素子８の第１端子、１
０Ｕ制御用トランジスタ３のベースとアバランシェダイ
オード７のアノードに接続された半導体回路素子８の第
２端子、１１は制御用トランジスタ３のエミッタとアバ
ランシェダイオードＴのカソードが接続された半導体回
路素子８の第３端子でるる。
路図でめる。同図において、Ｔは７ノードが制御用トラ
ンジスタ３のベースに接続され、カソードがこの制御用
トランジスタ３のエミッタに接続されたアバランシェダ
イオード、８はその詳細な断面を第３図に示すように制
御用トランジスタ３とアバランシェダイオードＴから構
成された半導体回路素子、９は制御用トランジスタ３の
コレクタに接続された半導体回路素子８の第１端子、１
０Ｕ制御用トランジスタ３のベースとアバランシェダイ
オード７のアノードに接続された半導体回路素子８の第
２端子、１１は制御用トランジスタ３のエミッタとアバ
ランシェダイオードＴのカソードが接続された半導体回
路素子８の第３端子でるる。
なお、上記アバランシェダイオードＴの７バランシエ電
圧はこの制御用トランジスタ３のエミッタ・ベース降伏
電圧より低く形成されでいる。また、第３図に示す半導
体素子において、１２．Ｌ３お工び１４はそれぞれアル
ミニウムなどの導体で形成された上記制御用トランジス
タ３のコレクタ電極、ベース電極、およびエミッタ電極
、１５は上記制御用トランジスタ３のコレクタとなるＮ
形半導体基板、１６は上記制御用トランジスタ３のベー
スおよびアバランシェダイオード７のアノードになるＰ
形拡散ｆｆｉ、１７は上記制御用トランジスタ３のエミ
ッタおよびアバランシェダイオード７のカソードになる
Ｎ形不純物濃度の高いＮ十拡散層、１８および１９は上
記制御用トランジスタ３のエミッタの一部となり、上記
Ｐ膨拡散層１６およびＮ＋拡散層１７よりも不純物濃度
の低いＮ膨拡散層である。
圧はこの制御用トランジスタ３のエミッタ・ベース降伏
電圧より低く形成されでいる。また、第３図に示す半導
体素子において、１２．Ｌ３お工び１４はそれぞれアル
ミニウムなどの導体で形成された上記制御用トランジス
タ３のコレクタ電極、ベース電極、およびエミッタ電極
、１５は上記制御用トランジスタ３のコレクタとなるＮ
形半導体基板、１６は上記制御用トランジスタ３のベー
スおよびアバランシェダイオード７のアノードになるＰ
形拡散ｆｆｉ、１７は上記制御用トランジスタ３のエミ
ッタおよびアバランシェダイオード７のカソードになる
Ｎ形不純物濃度の高いＮ十拡散層、１８および１９は上
記制御用トランジスタ３のエミッタの一部となり、上記
Ｐ膨拡散層１６およびＮ＋拡散層１７よりも不純物濃度
の低いＮ膨拡散層である。
次に、上記構成による半導体回路の動作について説明す
る。まず、Ｎ膨拡散層１８お工び１９鉱Ｎ＋拡散層１Ｔ
よりＮ形不純物濃度が低く、かつＰ膨拡散層１６よりも
不純物濃度が低いため、Ｎ膨拡散層１８および１９とＰ
膨拡散層１６による接合の降伏電圧はＮ膨拡散層１８お
よび１９の不純物濃度が支配的となり、Ｎ＋拡散層１Ｔ
とＰ膨拡散層１６による接合の降伏電圧より高くなる。
る。まず、Ｎ膨拡散層１８お工び１９鉱Ｎ＋拡散層１Ｔ
よりＮ形不純物濃度が低く、かつＰ膨拡散層１６よりも
不純物濃度が低いため、Ｎ膨拡散層１８および１９とＰ
膨拡散層１６による接合の降伏電圧はＮ膨拡散層１８お
よび１９の不純物濃度が支配的となり、Ｎ＋拡散層１Ｔ
とＰ膨拡散層１６による接合の降伏電圧より高くなる。
したがって、制御用トランジスタ３のエミッタ電位がコ
レクタ電位より高くなるよう電圧が印加されると、Ｐ膨
拡散層１６とＮ＋拡散層１７で形成される接合が先に降
伏するため、Ｐ膨拡散層１６とＮ膨拡散層１８および１
９で形成される接合は降伏しない。また、Ｐ膨拡散層１
６とＮ＋拡散層１Ｔで形成される接合は半導体素子固体
内部に形成され、表面には表われないので、降伏しても
劣化はない。そして、Ｐ膨拡散層１６とＮ十拡散層１７
で形成される接合がアバランシェダイオードＴの接合と
なる。すなわち、交流発電装置１の出力電圧が制御用ト
ランジスタ３のエミッタ電位がコレクタ電位より高くな
るように発生すると、アバランシェダイオードＴが先に
降伏するので、制御用トランジスタ３の劣化を防ぐこと
ができる。
レクタ電位より高くなるよう電圧が印加されると、Ｐ膨
拡散層１６とＮ＋拡散層１７で形成される接合が先に降
伏するため、Ｐ膨拡散層１６とＮ膨拡散層１８および１
９で形成される接合は降伏しない。また、Ｐ膨拡散層１
６とＮ＋拡散層１Ｔで形成される接合は半導体素子固体
内部に形成され、表面には表われないので、降伏しても
劣化はない。そして、Ｐ膨拡散層１６とＮ十拡散層１７
で形成される接合がアバランシェダイオードＴの接合と
なる。すなわち、交流発電装置１の出力電圧が制御用ト
ランジスタ３のエミッタ電位がコレクタ電位より高くな
るように発生すると、アバランシェダイオードＴが先に
降伏するので、制御用トランジスタ３の劣化を防ぐこと
ができる。
また、交流発電装置１の出力電圧に負のサージ電圧が重
畳しても必らず、アバランシェダイオード１の接合が先
に降伏するので、制御用トランジスタ３の劣化はなく、
また制御用トランジスタ３とアバランシェダイオードＴ
が同一半導体素子内に形成したので、半導体回路の実装
面積を極めて小さくすることができる。
畳しても必らず、アバランシェダイオード１の接合が先
に降伏するので、制御用トランジスタ３の劣化はなく、
また制御用トランジスタ３とアバランシェダイオードＴ
が同一半導体素子内に形成したので、半導体回路の実装
面積を極めて小さくすることができる。
なお、上記の冥施例では交流発電装置を使用した半導体
回路について説明したが、制御用トランジスタのエミッ
タ電位がコレクタ電位より高くなることがめる回路にも
同様に適用できることはもちろんである。またＮＰＮの
制御用トランジスタの代りに、ＮＰＮダーリントントラ
ンジスタ、ろるいはＰＮＰ ）ランジスタを用いてもよ
いことはもちろんでるる。
回路について説明したが、制御用トランジスタのエミッ
タ電位がコレクタ電位より高くなることがめる回路にも
同様に適用できることはもちろんである。またＮＰＮの
制御用トランジスタの代りに、ＮＰＮダーリントントラ
ンジスタ、ろるいはＰＮＰ ）ランジスタを用いてもよ
いことはもちろんでるる。
以上詳細に説明したように、この発明に係る半導体回路
によれば制御用トランジスタのエミッタ電位がコレクタ
電位より高くなるように電圧が印加されても、アバラン
シェダイオードの接合が、制御用トランジスタのエミッ
タ・ベース接合より先に降伏するので、この制御用トラ
ンジスタを劣化させることが無いので、半導体回路の信
頼性を向上させることができるうえ、半導体回路の実装
面積を小さくすることができるなどの効果がめる。
によれば制御用トランジスタのエミッタ電位がコレクタ
電位より高くなるように電圧が印加されても、アバラン
シェダイオードの接合が、制御用トランジスタのエミッ
タ・ベース接合より先に降伏するので、この制御用トラ
ンジスタを劣化させることが無いので、半導体回路の信
頼性を向上させることができるうえ、半導体回路の実装
面積を小さくすることができるなどの効果がめる。
第１図は従来の半導体回路を示す回路図、第２図はこの
発明に係る半導体回路の−実施例を示す回路図、第３図
は第２図の半導体回路素子の断面を示す図でめる。 １１１・・・交流発電装置、２・・拳幸出力抵抗、３・
・・・制御用トランジスタ、４・・串・ドライブ回路、
５・・・轡ダイオード、６・・・・抵抗、１拳・・・ア
バランシェダイオード°、８・・・・半導体回路素子、
９・・・・第１端子、１０・・・・第２端子、１１・拳
・拳第３端子、１２０００．コレクタ電極、１３ ＠
＊ ａ ＊ペース電極、１４・・・・エミッタ電極、１
５・・・・Ｎ形牛導体基板、１６・・・・Ｐ形拡散層、
１７・・・・Ｎ＋拡散層、１８および１９・・・・Ｎ形
波散層。 なお、同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第１図 第２図 第３図 一一 手続補正書（自発） １、事件の表示 特願昭５９−０９７９４０号２、発明
の名称 半導体回路 □ ３、補正をする者 代表者片山仁へ部 ５、補正の対象 ） う ′１）明細書第２頁第１３行の「１は交流発電装置」を
「Ａは交流発電装置、■は交流発電装置信号源」と補正
する。 ：２）同書第２頁第１４行の「交流発電装置ｌ」を「交
流発電装置Ａ」と補正する。 ：３）同書第３頁第４行〜第５行、第９行および第１２
行の「交流発電装置１」を「交流発電装置Ａ」と補正す
る。 ′４）同書第４頁第３行〜第４行、第９行および第１６
行の「交流発電装置１」を「交流発電装置信号源１」と
補正する。 ：５）同書第４頁第１９行の「交流発電装置１」を「交
流発電装置Ａ」と補正する。 （６）同書第５頁第５行の「交流発電装置１」を「交流
発電装置Ａ」と補正する。 （７）同書第９頁第３行および第８行の「交流発電装置
１」を「交流発電装置Ａ」と補正する。 （８） 同書第１０頁第１８行の１１・・・・交流発電
装置」を「Ａ・・・・交流発電装置、■・・・・交流発
電装置信号源」と補正する。 （９）図面の第１図、第２図を別紙の通り補正する。 以上 第１図 第２図
発明に係る半導体回路の−実施例を示す回路図、第３図
は第２図の半導体回路素子の断面を示す図でめる。 １１１・・・交流発電装置、２・・拳幸出力抵抗、３・
・・・制御用トランジスタ、４・・串・ドライブ回路、
５・・・轡ダイオード、６・・・・抵抗、１拳・・・ア
バランシェダイオード°、８・・・・半導体回路素子、
９・・・・第１端子、１０・・・・第２端子、１１・拳
・拳第３端子、１２０００．コレクタ電極、１３ ＠
＊ ａ ＊ペース電極、１４・・・・エミッタ電極、１
５・・・・Ｎ形牛導体基板、１６・・・・Ｐ形拡散層、
１７・・・・Ｎ＋拡散層、１８および１９・・・・Ｎ形
波散層。 なお、同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第１図 第２図 第３図 一一 手続補正書（自発） １、事件の表示 特願昭５９−０９７９４０号２、発明
の名称 半導体回路 □ ３、補正をする者 代表者片山仁へ部 ５、補正の対象 ） う ′１）明細書第２頁第１３行の「１は交流発電装置」を
「Ａは交流発電装置、■は交流発電装置信号源」と補正
する。 ：２）同書第２頁第１４行の「交流発電装置ｌ」を「交
流発電装置Ａ」と補正する。 ：３）同書第３頁第４行〜第５行、第９行および第１２
行の「交流発電装置１」を「交流発電装置Ａ」と補正す
る。 ′４）同書第４頁第３行〜第４行、第９行および第１６
行の「交流発電装置１」を「交流発電装置信号源１」と
補正する。 ：５）同書第４頁第１９行の「交流発電装置１」を「交
流発電装置Ａ」と補正する。 （６）同書第５頁第５行の「交流発電装置１」を「交流
発電装置Ａ」と補正する。 （７）同書第９頁第３行および第８行の「交流発電装置
１」を「交流発電装置Ａ」と補正する。 （８） 同書第１０頁第１８行の１１・・・・交流発電
装置」を「Ａ・・・・交流発電装置、■・・・・交流発
電装置信号源」と補正する。 （９）図面の第１図、第２図を別紙の通り補正する。 以上 第１図 第２図
Claims (2)
- （１）交流発電装置などの出力電圧および出力電流を制
御用トランジスタによって制御する半導体回路において
、アノードが上記制御用トランジスタのベースに接続さ
れ、カソードが上記制御用トランジスタのエミッタに接
続されたアバランシェ拳ダイオードを上記制御用トラン
ジスタと同−半導体素子内に設け、上記アバランシェ１
ダイオードのアバランシェ電圧を上記制御用トランジス
タのエミッタ・ベース降伏電圧より低くしたことを特徴
とする半導体回路。 - （２）制御用トランジスタおよびアバランシェ・ダイオ
ードにより構成される同一半導体素子は、上記制御用ト
ランジスタのエミッタとなるＮ＋拡散層の周囲にこのＮ
＋拡散層よりＮ形不純物濃度の低いＮ形拡散Ｎ！を形成
し、このＮ膨拡散層を上記制御用トランジスタのエミッ
タの一部とすることによって上記Ｎ＋拡散層を上記アバ
ランシェダイオードのカソードとし、上記制御トランジ
スタのベースとなるＰ形波散層を前記アバランシェダイ
オードのアノードとすることを特徴とする特許請求の範
囲第１項記載の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59097940A JPS60240158A (ja) | 1984-05-14 | 1984-05-14 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59097940A JPS60240158A (ja) | 1984-05-14 | 1984-05-14 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60240158A true JPS60240158A (ja) | 1985-11-29 |
| JPH0378787B2 JPH0378787B2 (ja) | 1991-12-16 |
Family
ID=14205659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59097940A Granted JPS60240158A (ja) | 1984-05-14 | 1984-05-14 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60240158A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011008919A1 (en) * | 2009-07-15 | 2011-01-20 | Cree, Inc. | High-gain wide bandgap darlington transistors and related methods of fabrication |
| US8835987B2 (en) | 2007-02-27 | 2014-09-16 | Cree, Inc. | Insulated gate bipolar transistors including current suppressing layers |
| US9029945B2 (en) | 2011-05-06 | 2015-05-12 | Cree, Inc. | Field effect transistor devices with low source resistance |
| US9117739B2 (en) | 2010-03-08 | 2015-08-25 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
| US9142662B2 (en) | 2011-05-06 | 2015-09-22 | Cree, Inc. | Field effect transistor devices with low source resistance |
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