JPH05243504A - 導通電力損失を最適化する集積ブリッジ・デバイス - Google Patents
導通電力損失を最適化する集積ブリッジ・デバイスInfo
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- JPH05243504A JPH05243504A JP4315019A JP31501992A JPH05243504A JP H05243504 A JPH05243504 A JP H05243504A JP 4315019 A JP4315019 A JP 4315019A JP 31501992 A JP31501992 A JP 31501992A JP H05243504 A JPH05243504 A JP H05243504A
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- H02M7/02—Conversion of AC power input into DC power output without possibility of reversal
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
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- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/30—Isolation regions comprising PN junctions
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
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- Power Engineering (AREA)
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Abstract
(57)【要約】 （修正有）
【目的】大電流動作する半導体材料の単一板上にモノリ
シック状に集積され、丈夫で高い変換効率のグレッツ・
ブリッジ・デバイスを提供する。 【構成】各アームは、正電位の出力端子Ｋ１に接続され
たＮ+ 型基板３と、Ｎ - 及びＮ型エピタキシャル層４，
１９と、エピタキシャル層４，９内に含まれていて、そ
の中に、負電位の出力端子Ａ１に接続されるＰ型領域
９；１０を持つＮ型領域７；８を含むＰ, Ｐ+ 型領域
５，４５；６，４６とによって形成されている。第１及
び第２のアーム１，２に属するＰ, Ｐ + 型領域５，４
５；６，４６間には、Ｐ, Ｐ+ 型領域５，４５；６，４
６間に置かれた寄生トランジスタＴＰ１ａ，ＴＰ１ｂの
電流利得を最小にできる第１のＮ++型領域１１；１２
と、それら寄生トランジスタＴＰ１ａ，ＴＰ１ｂの残留
損失電流をそれぞれ回収するＰ及びＰ+ 型の第２の領域
１３，１４とが設けられている。
シック状に集積され、丈夫で高い変換効率のグレッツ・
ブリッジ・デバイスを提供する。 【構成】各アームは、正電位の出力端子Ｋ１に接続され
たＮ+ 型基板３と、Ｎ - 及びＮ型エピタキシャル層４，
１９と、エピタキシャル層４，９内に含まれていて、そ
の中に、負電位の出力端子Ａ１に接続されるＰ型領域
９；１０を持つＮ型領域７；８を含むＰ, Ｐ+ 型領域
５，４５；６，４６とによって形成されている。第１及
び第２のアーム１，２に属するＰ, Ｐ + 型領域５，４
５；６，４６間には、Ｐ, Ｐ+ 型領域５，４５；６，４
６間に置かれた寄生トランジスタＴＰ１ａ，ＴＰ１ｂの
電流利得を最小にできる第１のＮ++型領域１１；１２
と、それら寄生トランジスタＴＰ１ａ，ＴＰ１ｂの残留
損失電流をそれぞれ回収するＰ及びＰ+ 型の第２の領域
１３，１４とが設けられている。
Description
【０００１】
【産業上の利用分野】この発明は、導通電力損失を最適
化する集積ブリッジ・デバイスに関する。
化する集積ブリッジ・デバイスに関する。
【０００２】
【従来の技術】電気的信号を交流から直流へと変換する
ときには一般に、各々が直列にある２つのダイオード接
続されたトランジスタを含む２つのアームつまり半ブリ
ッジからなるグレッツ・ブリッジ整流器が使用される。
この回路の有り得る応用の１つは、例えば、加入者電話
器の電子回路と２−ワイヤ電話線との間に接続を作るこ
とである。
ときには一般に、各々が直列にある２つのダイオード接
続されたトランジスタを含む２つのアームつまり半ブリ
ッジからなるグレッツ・ブリッジ整流器が使用される。
この回路の有り得る応用の１つは、例えば、加入者電話
器の電子回路と２−ワイヤ電話線との間に接続を作るこ
とである。
【０００３】この回路は普通に使用されているけれど
も、従来の集積技術を使用して、適当な変換効率を持っ
て、単体のシリコン板上にそれを構成することは今迄で
きなかった。集積回路の形態において構成される場合、
そのブリッジの２つのアーム間には、かなりの電力損失
を生じさせる寄生トランジスタが形成される。
も、従来の集積技術を使用して、適当な変換効率を持っ
て、単体のシリコン板上にそれを構成することは今迄で
きなかった。集積回路の形態において構成される場合、
そのブリッジの２つのアーム間には、かなりの電力損失
を生じさせる寄生トランジスタが形成される。
【０００４】
【発明が解決しようとする課題】この発明の目的は、大
きな電流において動作する半導体材料の単一の板上にモ
ノリシック状に集積され、丈夫でしかも高い変換効率を
持つグレッツ・ブリッジ・デバイスを提供することにあ
る。
きな電流において動作する半導体材料の単一の板上にモ
ノリシック状に集積され、丈夫でしかも高い変換効率を
持つグレッツ・ブリッジ・デバイスを提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明によると、この目
的は、各々が直列にある第１及び第２のダイオード接続
されたトランジスタで形成された少なくとも２つのアー
ムを有する集積ブリッジ・デバイスにおいて、それら
が、正電位の出力端子を形成しているＮ+ 型基板と、Ｎ
- 及びＮ型エピタキシャル層と、前述のアームの各々に
対するもので、前記エピタキシャル層に構成され、それ
らの中に、負電位の出力端子を形成しているＰ型領域を
含むＮ型領域を有するＰ及びＰ+ 領域とで形成されてい
る。前記Ｐ及びＰ+ 領域間に形成された寄生トランジス
タの電流利得を最小にできる第１のＮ++領域が前記第１
及び第２のアームに属する前記Ｐ, Ｐ+ 領域間に設けら
れていることを特徴とする集積ブリッジ・デバイスによ
って達成される。
的は、各々が直列にある第１及び第２のダイオード接続
されたトランジスタで形成された少なくとも２つのアー
ムを有する集積ブリッジ・デバイスにおいて、それら
が、正電位の出力端子を形成しているＮ+ 型基板と、Ｎ
- 及びＮ型エピタキシャル層と、前述のアームの各々に
対するもので、前記エピタキシャル層に構成され、それ
らの中に、負電位の出力端子を形成しているＰ型領域を
含むＮ型領域を有するＰ及びＰ+ 領域とで形成されてい
る。前記Ｐ及びＰ+ 領域間に形成された寄生トランジス
タの電流利得を最小にできる第１のＮ++領域が前記第１
及び第２のアームに属する前記Ｐ, Ｐ+ 領域間に設けら
れていることを特徴とする集積ブリッジ・デバイスによ
って達成される。
【０００６】前記Ｐ, Ｐ+ 領域間には、前記寄生トラン
ジスタの残留損失電流を回収するためのＰ及びＰ+ 領域
の第２の領域が設けられる。この様に、ブリッジの第１
及び第２のアームのＰ, Ｐ+ 型領域間に形成される寄生
トランジスタの影響は集積されるモノリシック構造の作
用によって減少される。特に、ブリッジの２つのアーム
を形成するダイオード・トランジスタを横切っての電圧
降下及び消散電力は減少されることになる。この発明の
特徴は、添付図面に非限定的例として例示されている実
際的実施例から一層明瞭になろう。
ジスタの残留損失電流を回収するためのＰ及びＰ+ 領域
の第２の領域が設けられる。この様に、ブリッジの第１
及び第２のアームのＰ, Ｐ+ 型領域間に形成される寄生
トランジスタの影響は集積されるモノリシック構造の作
用によって減少される。特に、ブリッジの２つのアーム
を形成するダイオード・トランジスタを横切っての電圧
降下及び消散電力は減少されることになる。この発明の
特徴は、添付図面に非限定的例として例示されている実
際的実施例から一層明瞭になろう。
【０００７】
【実施例】図１には、正電位の出力端子Ｋ１を形成する
Ｎ+ 型基板３と、Ｎ- 型エピタキシャル層４と、Ｎ型表
面エピタキシャル層１９と、そしてブリッジの２つのア
ーム１, ２の各々に対するもので、それらエピタキシャ
ル層４, １９に形成されるＰ型領域５, ６とから成るグ
レッツ・ブリッジ整流器回路の集積バイポーラ構成が例
示されている。領域５, ６内には、領域５及び６とそれ
ぞれ短絡 (明示されていない) されているＮ型の領域
７, ８が設けられ、その領域７, ８内にはＰ型領域９,
１０が設けられている。
Ｎ+ 型基板３と、Ｎ- 型エピタキシャル層４と、Ｎ型表
面エピタキシャル層１９と、そしてブリッジの２つのア
ーム１, ２の各々に対するもので、それらエピタキシャ
ル層４, １９に形成されるＰ型領域５, ６とから成るグ
レッツ・ブリッジ整流器回路の集積バイポーラ構成が例
示されている。領域５, ６内には、領域５及び６とそれ
ぞれ短絡 (明示されていない) されているＮ型の領域
７, ８が設けられ、その領域７, ８内にはＰ型領域９,
１０が設けられている。
【０００８】領域９は、アーム１の第１のトランジスタ
Ｔ１１のエミッタを表わし、それは、短絡領域５及び７
の作用を通してＴ１１により形成される等価ダイオード
のアノードに対応している。また、領域５及び７はトラ
ンジスタＴ１１のコレクタ及びベースを形成すると共
に、前述の等価ダイオードのカソードを形成している。
また、領域５はアーム１の第２のトランジスタＴ１２の
ベースを形成し、それは、トランジスタＴ１２のベース
及びエミッタを形成している短絡領域５及び７の作用に
よってＴ１２から構成される等価ダイオードのアノード
に対応している。トランジスタＴ１２のコレクタ、つま
り、前述の等価ダイオードのカソードは、領域３, ４に
より形成されている。
Ｔ１１のエミッタを表わし、それは、短絡領域５及び７
の作用を通してＴ１１により形成される等価ダイオード
のアノードに対応している。また、領域５及び７はトラ
ンジスタＴ１１のコレクタ及びベースを形成すると共
に、前述の等価ダイオードのカソードを形成している。
また、領域５はアーム１の第２のトランジスタＴ１２の
ベースを形成し、それは、トランジスタＴ１２のベース
及びエミッタを形成している短絡領域５及び７の作用に
よってＴ１２から構成される等価ダイオードのアノード
に対応している。トランジスタＴ１２のコレクタ、つま
り、前述の等価ダイオードのカソードは、領域３, ４に
より形成されている。
【０００９】領域１０はアーム２の第１のトランジスタ
Ｔ２１のエミッタを表わし、それは、短絡領域６及び８
の作用によりＴ２１から構成される等価ダイオードのア
ノードに対応している。また、領域６及び８はトランジ
スタＴ２１のコレクタ及びベースを形成するとともに、
前述の等価ダイオードのカソードを形成している。領域
６はアーム２の第２のトランジスタＴ２２のベースを表
わし、短絡領域６及び８の作用によりＴ２２から形成さ
れる等価ダイオードのアノードに対応している。更に、
領域６及び８はトランジスタＴ２２のベース及びエミッ
タを形成している。トランジスタＴ２２のコレクタ、つ
まり、前述の等価ダイオードのカソードは領域３, ４に
より形成されている。
Ｔ２１のエミッタを表わし、それは、短絡領域６及び８
の作用によりＴ２１から構成される等価ダイオードのア
ノードに対応している。また、領域６及び８はトランジ
スタＴ２１のコレクタ及びベースを形成するとともに、
前述の等価ダイオードのカソードを形成している。領域
６はアーム２の第２のトランジスタＴ２２のベースを表
わし、短絡領域６及び８の作用によりＴ２２から形成さ
れる等価ダイオードのアノードに対応している。更に、
領域６及び８はトランジスタＴ２２のベース及びエミッ
タを形成している。トランジスタＴ２２のコレクタ、つ
まり、前述の等価ダイオードのカソードは領域３, ４に
より形成されている。
【００１０】図１での集積構造の等価の電気的回路は、
図２から見られるように、各々が第１及び第２のトラン
ジスタ、つまり、アーム１に対するＴ１１及びＴ１２そ
してアーム２に対するＴ２１及びＴ２２からなる２つの
アームつまり半ブリッジ１,２を含んでいる。第１及び
第２のアーム１, ２のトランジスタＴ１１, Ｔ２１はダ
イオード接続されたＰＮＰ型バイポーラ・トランジスタ
であって、図１での集積構造に本来的な対応する抵抗Ｒ
３, Ｒ４によって一緒に接続されるベース及びコレクタ
を持っている。トランジスタＴ１１, Ｔ２１のエミッタ
は共に負電位の出力端子Ａ１に接続され、それらのコレ
クタは、回路結節Ｎ１, Ｎ２において、第１及び第２の
アームの第２のトランジスタＴ１２, Ｔ２２のエミッタ
に接続されている。トランジスタＴ１２, Ｔ２２はダイ
オード接続されたＮＰＮ型バイポーラ・トランジスタで
あって、図１での集積構造にとって本来的な対応する抵
抗Ｒ１, Ｒ２によって一緒に接続されるベース及びエミ
ッタを持っている。第２のトランジスタＴ１２, Ｔ２２
のコレクタは正電位の出力端子Ｋ１に接続されている。
図２から見られるように、各々が第１及び第２のトラン
ジスタ、つまり、アーム１に対するＴ１１及びＴ１２そ
してアーム２に対するＴ２１及びＴ２２からなる２つの
アームつまり半ブリッジ１,２を含んでいる。第１及び
第２のアーム１, ２のトランジスタＴ１１, Ｔ２１はダ
イオード接続されたＰＮＰ型バイポーラ・トランジスタ
であって、図１での集積構造に本来的な対応する抵抗Ｒ
３, Ｒ４によって一緒に接続されるベース及びコレクタ
を持っている。トランジスタＴ１１, Ｔ２１のエミッタ
は共に負電位の出力端子Ａ１に接続され、それらのコレ
クタは、回路結節Ｎ１, Ｎ２において、第１及び第２の
アームの第２のトランジスタＴ１２, Ｔ２２のエミッタ
に接続されている。トランジスタＴ１２, Ｔ２２はダイ
オード接続されたＮＰＮ型バイポーラ・トランジスタで
あって、図１での集積構造にとって本来的な対応する抵
抗Ｒ１, Ｒ２によって一緒に接続されるベース及びエミ
ッタを持っている。第２のトランジスタＴ１２, Ｔ２２
のコレクタは正電位の出力端子Ｋ１に接続されている。
【００１１】図１におけるようにモノリシック集積回路
の形態におけるブリッジ・デバイスの実施例では、第１
の寄生トランジスタＴＰ１ａ, ＴＰ１ｂ及び第２の寄生
トランジスタＴＰ１２, ＴＰ２２が形成されている。第
１の寄生トランジスタＴＰ１ａ, ＴＰ１ｂはラテラルＰ
ＮＰ型バイポーラ・トランジスタであり、第２の寄生ト
ランジスタＴＰ１２, ＴＰ２２はラテロバーチカルＰＮ
Ｐ型バイポーラ・トランジスタである。
の形態におけるブリッジ・デバイスの実施例では、第１
の寄生トランジスタＴＰ１ａ, ＴＰ１ｂ及び第２の寄生
トランジスタＴＰ１２, ＴＰ２２が形成されている。第
１の寄生トランジスタＴＰ１ａ, ＴＰ１ｂはラテラルＰ
ＮＰ型バイポーラ・トランジスタであり、第２の寄生ト
ランジスタＴＰ１２, ＴＰ２２はラテロバーチカルＰＮ
Ｐ型バイポーラ・トランジスタである。
【００１２】トランジスタＴＰ１ａ, ＴＰ１ｂのベース
は、エピタキシャル層と、領域５及び６間に位置された
領域１９とによりそれぞれ形成され、トランジスタＴＰ
１ａのエミッタ及びＴＰ１ｂのコレクタは領域５に形成
され、トランジスタＴＰ１ａのコレクタ及びトランジス
タＴＰ１ｂのエミッタは領域６に形成されている。第２
の寄生トランジスタＴＰ１２, ＴＰ２２のベースは領域
７, ８にそれぞれ形成され、そのエミッタは領域９, １
０に形成され、そのコレクタは領域５, ６に形成されて
いる。
は、エピタキシャル層と、領域５及び６間に位置された
領域１９とによりそれぞれ形成され、トランジスタＴＰ
１ａのエミッタ及びＴＰ１ｂのコレクタは領域５に形成
され、トランジスタＴＰ１ａのコレクタ及びトランジス
タＴＰ１ｂのエミッタは領域６に形成されている。第２
の寄生トランジスタＴＰ１２, ＴＰ２２のベースは領域
７, ８にそれぞれ形成され、そのエミッタは領域９, １
０に形成され、そのコレクタは領域５, ６に形成されて
いる。
【００１３】図２での回路図に戻って、寄生トランジス
タＴＰ１ａ, ＴＰ１ｂのベースは一緒になって、正電位
の出力端子Ｋ１に接続されている。寄生トランジスタＴ
Ｐ１ａのコレクタは寄生トランジスタＴＰ１ｂのエミッ
タ及びアーム１のトランジスタＴ１２のベースに接続さ
れている。寄生トランジスタＴＰ１ａのエミッタは寄生
トランジスタＴＰ１ｂのコレクタ及びアーム２のトラン
ジスタＴ２２のベースに接続されている。
タＴＰ１ａ, ＴＰ１ｂのベースは一緒になって、正電位
の出力端子Ｋ１に接続されている。寄生トランジスタＴ
Ｐ１ａのコレクタは寄生トランジスタＴＰ１ｂのエミッ
タ及びアーム１のトランジスタＴ１２のベースに接続さ
れている。寄生トランジスタＴＰ１ａのエミッタは寄生
トランジスタＴＰ１ｂのコレクタ及びアーム２のトラン
ジスタＴ２２のベースに接続されている。
【００１４】寄生トランジスタＴＰ１２, ＴＰ２２のエ
ミッタは負電位の出力端子Ａ１に接続され、それらのコ
レクタはトランジスタＴ１２, Ｔ２２のベースにそれぞ
れ接続され、それらのベースは、トランジスタＴ１１の
コレクタとトランジスタＴ１２のエミッタとの間の中間
結節Ｎ１と、トランジスタＴ２１のコレクタとトランジ
スタＴ２２のエミッタとの間の結節Ｎ２とにそれぞれ接
続され、そして結節Ｎ１及びＮ２は交流入力Ａ３, Ａ４
にそれぞれ接続されている。
ミッタは負電位の出力端子Ａ１に接続され、それらのコ
レクタはトランジスタＴ１２, Ｔ２２のベースにそれぞ
れ接続され、それらのベースは、トランジスタＴ１１の
コレクタとトランジスタＴ１２のエミッタとの間の中間
結節Ｎ１と、トランジスタＴ２１のコレクタとトランジ
スタＴ２２のエミッタとの間の結節Ｎ２とにそれぞれ接
続され、そして結節Ｎ１及びＮ２は交流入力Ａ３, Ａ４
にそれぞれ接続されている。
【００１５】ダイオード接続されたトランジスタＴ１
２, Ｔ２１が導通している間 (端子Ａ３における電圧Ｖ
Ａ３は端子Ａ４での電圧ＶＡ４よりもはるかに大きい)
、導通損失の原因である主要因としては、入力発生器
からの電流を再循環させる寄生コンポーネントＴＰ１ｂ
と、トランジスタＴ２２を作動させて、利用できる出力
電流を減少させるＴＰ２２とが挙げられる。
２, Ｔ２１が導通している間 (端子Ａ３における電圧Ｖ
Ａ３は端子Ａ４での電圧ＶＡ４よりもはるかに大きい)
、導通損失の原因である主要因としては、入力発生器
からの電流を再循環させる寄生コンポーネントＴＰ１ｂ
と、トランジスタＴ２２を作動させて、利用できる出力
電流を減少させるＴＰ２２とが挙げられる。
【００１６】供給電位が反転されると (すなわち、ＶＡ
４がＶＡ３よりもはるかに大きいとき) 、上述したのと
類似した状況が、寄生コンポーネントＴＰ１ａ及びＴＰ
１２が対応的に作動される形態において生じる。こうし
た不都合を克服するために、図３に例示されている本発
明によるデバイスの集積された実施例は、図１を参照し
て既に記述された領域の外に、エピタキシャル層１９及
び４内で、領域５, ６と対応する垂直フランク４５, ４
６との間に、第１の寄生トランジスタＴＰ１ａ, ＴＰ１
ｂの電流利得を最小にする第１のＮ++型領域１１, １２
と、寄生トランジスタＴＰ１ａ, ＴＰ１ｂから残留損失
電流を回収し、それらを高い電位出力Ｋ１へ入力する第
２のＰ及びＰ+ 型領域１３, １４とを持っている。
４がＶＡ３よりもはるかに大きいとき) 、上述したのと
類似した状況が、寄生コンポーネントＴＰ１ａ及びＴＰ
１２が対応的に作動される形態において生じる。こうし
た不都合を克服するために、図３に例示されている本発
明によるデバイスの集積された実施例は、図１を参照し
て既に記述された領域の外に、エピタキシャル層１９及
び４内で、領域５, ６と対応する垂直フランク４５, ４
６との間に、第１の寄生トランジスタＴＰ１ａ, ＴＰ１
ｂの電流利得を最小にする第１のＮ++型領域１１, １２
と、寄生トランジスタＴＰ１ａ, ＴＰ１ｂから残留損失
電流を回収し、それらを高い電位出力Ｋ１へ入力する第
２のＰ及びＰ+ 型領域１３, １４とを持っている。
【００１７】領域７内には、Ｐ型領域１５とＮ+ 型領域
１６とが設けられている。領域８内には、Ｐ型領域１７
とＮ+ 型領域１８とが設けられている。領域１５は、寄
生トランジスタＴＰ１２のラテラル効果を最小にするよ
うに、トランジスタＴ１２のベースに一致した領域５,
４５と、Ｔ１２により与えられる等価ダイオードのアノ
ードとへ通過される電流を減少させることができる。
１６とが設けられている。領域８内には、Ｐ型領域１７
とＮ+ 型領域１８とが設けられている。領域１５は、寄
生トランジスタＴＰ１２のラテラル効果を最小にするよ
うに、トランジスタＴ１２のベースに一致した領域５,
４５と、Ｔ１２により与えられる等価ダイオードのアノ
ードとへ通過される電流を減少させることができる。
【００１８】領域１７は、寄生トランジスタＴＰ２２の
ラテラル効果を最小にするように、トランジスタＴ２２
のベースと一致した領域６, ４６と、Ｔ２１により与え
られる等価ダイオードのアノードとへ通過される電流を
減少させることができる。寄生トランジスタＴＰ１２及
びＴＰ２２のバーチカル効果は、寄生抵抗Ｒ１及びＲ２
の影響を減少させるように、領域５, ６を一層重厚にド
ープすることによって減少される。
ラテラル効果を最小にするように、トランジスタＴ２２
のベースと一致した領域６, ４６と、Ｔ２１により与え
られる等価ダイオードのアノードとへ通過される電流を
減少させることができる。寄生トランジスタＴＰ１２及
びＴＰ２２のバーチカル効果は、寄生抵抗Ｒ１及びＲ２
の影響を減少させるように、領域５, ６を一層重厚にド
ープすることによって減少される。
【００１９】デバイスの表面は金属接続を与える領域の
外側で酸化物３２でもっておおわれている。特に、そこ
には、領域１１, １２, １４を正電位の端子Ｋ１に接続
する金属接続３１と、すべての領域４５, １５, １６を
入力Ａ３に接続する金属接続３３と、すべての領域４
６, １７, １８を入力Ａ４に接続する金属コネクタ３４
と、そして領域９, １０を負電位の出力端子Ａ１に接続
する金属コネクタ３５, ３６とがある。
外側で酸化物３２でもっておおわれている。特に、そこ
には、領域１１, １２, １４を正電位の端子Ｋ１に接続
する金属接続３１と、すべての領域４５, １５, １６を
入力Ａ３に接続する金属接続３３と、すべての領域４
６, １７, １８を入力Ａ４に接続する金属コネクタ３４
と、そして領域９, １０を負電位の出力端子Ａ１に接続
する金属コネクタ３５, ３６とがある。
【００２０】図４は、寄生トランジスタＴＰ２２, ＴＰ
１２の利得の垂直成分を減少するように、領域１６, １
８が水平層２０, ２１において深く延在している点で図
３から異なっている。前記利得のラテラル成分は領域１
６, １８によって減少される。領域９, １０内には、ダ
イオード接続されたトランジスタＴ１１, Ｔ２１の変換
効率を改善する領域２２, ２３が設けられている。
１２の利得の垂直成分を減少するように、領域１６, １
８が水平層２０, ２１において深く延在している点で図
３から異なっている。前記利得のラテラル成分は領域１
６, １８によって減少される。領域９, １０内には、ダ
イオード接続されたトランジスタＴ１１, Ｔ２１の変換
効率を改善する領域２２, ２３が設けられている。
【００２１】領域２２と、領域９, ７と、領域２０と
は、ダイオード接続されたトランジスタＴ１１のスイッ
チング速度を増大させることのできるＮＰＮ型垂直流ト
ランジスタのエミッタ、ベース及びコレクタ接合部を形
成している。これと同じことは、ダイオード接続された
トランジスタＴ２１に関して、領域１０, ８及び２１と
一緒の領域２３についても云える。
は、ダイオード接続されたトランジスタＴ１１のスイッ
チング速度を増大させることのできるＮＰＮ型垂直流ト
ランジスタのエミッタ、ベース及びコレクタ接合部を形
成している。これと同じことは、ダイオード接続された
トランジスタＴ２１に関して、領域１０, ８及び２１と
一緒の領域２３についても云える。
【００２２】また、金属コネクタ３５, ３６は領域２
２, ２３を負電位の端子Ａ１に接続している。図５は本
発明によるデバイスの混合されたバイポーラＭＯＳ集積
構造を示している。図６に例示されている等価の電気的
回路は垂直電流ＭＯＳトランジスタＭ１１, Ｍ２１が設
けられ、そして隔絶されたドレインがバイポーラ・トラ
ンジスタＴ１１, Ｔ１２と置換している点において、図
２のものから本質的に異なっている。
２, ２３を負電位の端子Ａ１に接続している。図５は本
発明によるデバイスの混合されたバイポーラＭＯＳ集積
構造を示している。図６に例示されている等価の電気的
回路は垂直電流ＭＯＳトランジスタＭ１１, Ｍ２１が設
けられ、そして隔絶されたドレインがバイポーラ・トラ
ンジスタＴ１１, Ｔ１２と置換している点において、図
２のものから本質的に異なっている。
【００２３】トランジスタＭ１１, Ｍ２１は、Ｍ１１又
はＭ２１をそれぞれ導通させて、インバータ回路の入力
電圧における差ＶＡ３−ＶＡ４を測定する周知の技術を
使用したパイロット及びドライバ装置Ｄ１からじかに及
びインバータＩ１を通して、それぞれのゲートにおいて
制御される。トランジスタＭ１１, Ｍ２１のソースは出
力Ａ１に接続され、それらのドレインはトランジスタＴ
１２, Ｔ２２のエミッタに接続されている。
はＭ２１をそれぞれ導通させて、インバータ回路の入力
電圧における差ＶＡ３−ＶＡ４を測定する周知の技術を
使用したパイロット及びドライバ装置Ｄ１からじかに及
びインバータＩ１を通して、それぞれのゲートにおいて
制御される。トランジスタＭ１１, Ｍ２１のソースは出
力Ａ１に接続され、それらのドレインはトランジスタＴ
１２, Ｔ２２のエミッタに接続されている。
【００２４】図５におけるモノリシック集積構造での寄
生トランジスタは、図６での等価の電気的回路図で、Ｔ
Ｐ１ａ, ＴＰ１ｂ, ＴＰ１２, ＴＰ２２として示されて
おり、それらの影響は前述の技術によって減少される。
トランジスタＴＰ１ｂのエミッタは、一方では、トラン
ジスタＴＰ１ａのコレクタに接続され、他方では、本来
的抵抗Ｒ５, Ｒ６を通して、寄生トランジスタＴＰ１２
のコレクタ及びベースにそれぞれ接続されている。
生トランジスタは、図６での等価の電気的回路図で、Ｔ
Ｐ１ａ, ＴＰ１ｂ, ＴＰ１２, ＴＰ２２として示されて
おり、それらの影響は前述の技術によって減少される。
トランジスタＴＰ１ｂのエミッタは、一方では、トラン
ジスタＴＰ１ａのコレクタに接続され、他方では、本来
的抵抗Ｒ５, Ｒ６を通して、寄生トランジスタＴＰ１２
のコレクタ及びベースにそれぞれ接続されている。
【００２５】トランジスタＴＰ１ｂのコレクタは、一方
では、トランジスタＴＰ１ａのエミッタに接続され、他
方では、本来的抵抗Ｒ７, Ｒ８を通して、寄生トランジ
スタＴＰ２２のベース及びコレクタにそれぞれ接続され
ている。この集積構造において、対応するＭＯＳ Ｍ１
１, Ｍ２１のソースとドレインとの間には、ダイオード
接続されたバイポーラ寄生トランジスタＴＰ１３, ＴＰ
１４が置かれている。寄生トランジスタＴＰ１３, ＴＰ
１４により形成された等価ダイオードのアノードはＭＯ
Ｓ Ｍ１１, Ｍ２１のソースに接続され、それらのカソ
ードは前記ＭＯＳのドレインに接続されている。
では、トランジスタＴＰ１ａのエミッタに接続され、他
方では、本来的抵抗Ｒ７, Ｒ８を通して、寄生トランジ
スタＴＰ２２のベース及びコレクタにそれぞれ接続され
ている。この集積構造において、対応するＭＯＳ Ｍ１
１, Ｍ２１のソースとドレインとの間には、ダイオード
接続されたバイポーラ寄生トランジスタＴＰ１３, ＴＰ
１４が置かれている。寄生トランジスタＴＰ１３, ＴＰ
１４により形成された等価ダイオードのアノードはＭＯ
Ｓ Ｍ１１, Ｍ２１のソースに接続され、それらのカソ
ードは前記ＭＯＳのドレインに接続されている。
【００２６】図５を参照するに、これは、そこにＭＯＳ
Ｍ１１, Ｍ２１及び寄生トランジスタＴＰ１３, ＴＰ
１４に対応する領域があり、領域２２, ２３がない点に
おいて、図４から異なっている。ＭＯＳ 1１は、本体を
形成している領域９内に含まれたＮ+ 型ソース領域２４
によって形成されている。
Ｍ１１, Ｍ２１及び寄生トランジスタＴＰ１３, ＴＰ
１４に対応する領域があり、領域２２, ２３がない点に
おいて、図４から異なっている。ＭＯＳ 1１は、本体を
形成している領域９内に含まれたＮ+ 型ソース領域２４
によって形成されている。
【００２７】ドレインは弱くドープされた領域２５及び
重厚にドープされた領域２０により形成されている。ゲ
ートは絶縁体に埋め込まれた領域２７である。ゲート電
極はＧ１により示されている。ＭＯＳ 2１は本体を形成
している領域１０内に置かれているＮ+ 型ソース領域２
６により形成されている。
重厚にドープされた領域２０により形成されている。ゲ
ートは絶縁体に埋め込まれた領域２７である。ゲート電
極はＧ１により示されている。ＭＯＳ 2１は本体を形成
している領域１０内に置かれているＮ+ 型ソース領域２
６により形成されている。
【００２８】ドレインは弱くドープされた領域３０及び
重厚にドープされた領域２１で形成されている。ゲート
は絶縁体に埋め込まれた領域２８であり、ゲート電極は
Ｇ２によって示されている。領域９, １２は、寄生トラ
ンジスタＴＰ１３のエミッタ及びコレクタに接続された
ベースを表わしている。
重厚にドープされた領域２１で形成されている。ゲート
は絶縁体に埋め込まれた領域２８であり、ゲート電極は
Ｇ２によって示されている。領域９, １２は、寄生トラ
ンジスタＴＰ１３のエミッタ及びコレクタに接続された
ベースを表わしている。
【００２９】領域１０, ２１は寄生トランジスタＴＰ１
４のエミッタ及びコレクタに接続されるベースを表わし
ている。金属コネクタ３３, ３４, ３５, ３６に代わっ
て、そこには、すべての領域４５, １６及び４６, １８
を対応する入力Ａ３, Ａ４に接続する金属コネクタ３
７, ３８と、すべての領域９, ２４及び１０, ２６を負
電位の端子Ａ１に接続する金属コネクタ３９, ４０とが
ある。
４のエミッタ及びコレクタに接続されるベースを表わし
ている。金属コネクタ３３, ３４, ３５, ３６に代わっ
て、そこには、すべての領域４５, １６及び４６, １８
を対応する入力Ａ３, Ａ４に接続する金属コネクタ３
７, ３８と、すべての領域９, ２４及び１０, ２６を負
電位の端子Ａ１に接続する金属コネクタ３９, ４０とが
ある。
【００３０】この回路において、トランジスタＭ１１,
Ｍ２１と連動されていて、導通しているときの低いドレ
イン−ソース抵抗はダイオード接続されたトランジスタ
ＴＰ１３，ＴＰ１４の接合部での電圧の猛烈な減少を生
じさせる。寄生トランジスタＴＰ１２, ＴＰ２２の影響
は、それがＭＯＳを形成している前記構造により大きく
減少されるので、考慮していない。
Ｍ２１と連動されていて、導通しているときの低いドレ
イン−ソース抵抗はダイオード接続されたトランジスタ
ＴＰ１３，ＴＰ１４の接合部での電圧の猛烈な減少を生
じさせる。寄生トランジスタＴＰ１２, ＴＰ２２の影響
は、それがＭＯＳを形成している前記構造により大きく
減少されるので、考慮していない。
【００３１】デバイスの駆動はＭ１１及びＭ２１の同時
的導通を避けるのに適切であるので、図２での構成にお
けるＴＰ１２, ＴＰ２２による変換効率損失は減少さ
れ、かくして、そのシステムは非同期検出器を形成して
いる。ゲートＧ１, Ｇ２に対する駆動減圧は端子Ｋ１上
で利用できるものよりも小さいために、駆動回路Ｄ１は
別な供給電圧を必要としない。
的導通を避けるのに適切であるので、図２での構成にお
けるＴＰ１２, ＴＰ２２による変換効率損失は減少さ
れ、かくして、そのシステムは非同期検出器を形成して
いる。ゲートＧ１, Ｇ２に対する駆動減圧は端子Ｋ１上
で利用できるものよりも小さいために、駆動回路Ｄ１は
別な供給電圧を必要としない。
【００３２】すべての実施例で、本発明が関係する構造
は多相回路においても使用でき、従って、ブリッジのア
ームは１の最小値からＮまで変えることができる。最大
の変換可能な電力及び、集積できるユニットアームの全
数は、使用される板の寸法と関連している。もしも所望
ならば、同じモノリシック構造は、基板３の電位よりも
大きくない電位に接続される５, ４５のような１つ又は
それ以上の別なＰ, Ｐ+ 型領域を含むこともできる。ブ
リッジの２つのアームに対する制御駆動装置の１つ又は
それ以上のコンポーネントは前記別な領域に収容されて
いる。
は多相回路においても使用でき、従って、ブリッジのア
ームは１の最小値からＮまで変えることができる。最大
の変換可能な電力及び、集積できるユニットアームの全
数は、使用される板の寸法と関連している。もしも所望
ならば、同じモノリシック構造は、基板３の電位よりも
大きくない電位に接続される５, ４５のような１つ又は
それ以上の別なＰ, Ｐ+ 型領域を含むこともできる。ブ
リッジの２つのアームに対する制御駆動装置の１つ又は
それ以上のコンポーネントは前記別な領域に収容されて
いる。
【図１】グレッツ・ブリッジ・デバイスの集積されたバ
イポーラ構成例を示している。
イポーラ構成例を示している。
【図２】図１でのバイポーラ構成の等値回路図を示して
いる。
いる。
【図３】本発明によるグレッツ・ブリッジ・デバイスの
バイポーラ集積構成例を示している。
バイポーラ集積構成例を示している。
【図４】図３におけるものに対する代替物としての本発
明によるデバイスの別な集積構成例を示している。
明によるデバイスの別な集積構成例を示している。
【図５】本発明によるデバイスの混合されたバイポーラ
−ＭＯＳ集積構成例を示している。
−ＭＯＳ集積構成例を示している。
【図６】図５における混合されたバイポーラ−ＭＯＳ構
成の等価回路図を示している。
成の等価回路図を示している。
１, ２ アーム ３ Ｎ+ 型基板 ４ Ｎ- 型エピタキシャル層 ５, ６ Ｐ+ 型領域 ７, ８ Ｎ型領域 ９, １０ Ｐ型領域 １１, １２ Ｎ++型領域 １９ Ｎ型エピタキ
シャル層 ４５, ４６ Ｐ+ 型領域
シャル層 ４５, ４６ Ｐ+ 型領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マリオ パパロ イタリア共和国、95037 サン ジォバン ニ ラ プンタ（カターニア）、ヴィア グラッシ、１ (72)発明者 ナターレ アイエッロ イタリア共和国、95123 カターニア、ヴ ィア デイ ピッチオーニ、23−パル ア
Claims (9)
- 【請求項１】 各々が直列にダイオード接続された第１
及び第２のトランジスタで形成される少なくとも２つの
アームを有する集積ブリッジ・デバイスであって、正電
位の出力端子 (Ｋ１) を形成しているＮ+ 型基板 (３)
と、Ｎ- 型エピタキシャル層 (４) と、Ｎ型エピタキシ
ャル層 (１９) と、前記アームの各々にあって、前記エ
ピタキシャル層 (４, １９) に形成されていて、負荷電
位の出力端子 (Ａ１) を形成するＰ型領域 (９, １０)
を持つＮ型領域 (７, ８) を含んでいるＰ, Ｐ+ 型領域
(５, ４５；６, ４６) とで形成されていて、前記Ｐ,
Ｐ+ 型領域 (５, ４５；６, ４６) 間に形成している寄
生トランジスタ (ＴＰ１ａ, ＴＰ１ｂ) の電流利得を最
小にする第１のＮ++型領域 (１１, １２) は、第１及び
第２のアーム (１, ２) に属している前記Ｐ, Ｐ+ 型領
域 (５, ４５；６, ４６) 間に位置されていることを特
徴とする集積ブリッジ・デバイス。 - 【請求項２】 前記Ｐ, Ｐ+ 領域 (５, ４５；６, ４
６) 間には、前記寄生トランジスタ (ＴＰ１ａ, ＴＰ１
ｂ) から残留損失電流をそれぞれ回収するＰ型及びＰ+
型の第２の領域 (１３, １４) が設けられていることを
特徴とする請求項１の集積ブリッジ・デバイス。 - 【請求項３】 前記Ｐ, Ｐ+ 型領域 (５, ４５；６, ４
６) 内に含まれているＮ型領域 (７, ８) での２つのア
ーム (１, ２) の各々に対しては、別な寄生トランジス
タ (ＴＰ１２；ＴＰ２２) の影響を減少させるために、
前記アーム (１；２) の第２のトランジスタ (Ｔ１２；
Ｔ２２) のエミッタに接続れされたベースに一致して前
記Ｐ, Ｐ+ 領域 (５, ４５；６, ４６) へと入力される
電流を減少させることのできるＰ型領域 (１５, １７)
が設けられ、前記別な寄生トランジスタのベースはＰ+
領域 (４５, ４６) 内に含まれたＮ型領域 (７；８) に
形成され、そのコレクタはＰ+ 型領域 (４５, ４６) に
形成され、そしてそのエミッタは負電位の出力端子 (Ａ
１) に接続されたＰ型領域 (９；１０) に形成されてい
ることを特徴とする請求項１の集積ブリッジ・デバイ
ス。 - 【請求項４】 前記ブリッジの２つのアーム (１, ２)
の各々のＰ型領域 (５；６) は付加的なドーピングを持
っていて、その利得を減少させるとともに、前記２つの
アーム (１, ２) の各々における第２のトランジスタ
(Ｔ１２；Ｔ２２) のベースの分布抵抗を減少させてい
ることを特徴とする請求項１の集積ブリッジ・デバイ
ス。 - 【請求項５】 各アーム (１, ２) に対しては、前記
Ｐ, Ｐ+ 型領域 (５,４５；６, ４６) とその上に横た
わるＮ型領域 (７；８) に対しては、前記別な寄生トラ
ンジスタ (ＴＰ１２；ＴＰ２２) の利得の垂直成分を減
少させることのできるＮ+ 型領域 (２０；２１) が設け
られ、前記Ｎ+ 型領域 (２０；２１) は前記別な寄生ト
ランジスタ (ＴＰ１２；ＴＰ２２) の利得の側方成分を
減少させることのできる１対のＮ++型領域 (１６；１
８) でその表面に延在していることを特徴とする請求項
１の集積ブリッジ・デバイス。 - 【請求項６】 各アーム (１, ２) に対しては、負電位
の出力端子 (Ａ１)に接続されたＰ型領域 (９；１０)
内に、Ｎ+ 型領域 (２２；２３) が設けられ、前記領域
(９, ２２；１０, ２３) はその下に横たわるＮ+ 型領
域 (２０；２１) と一緒になって、前記２つのアーム
(Ｔ１１, Ｔ２１) の各々の前記第１のトランジスタの
変換効率を改善できる垂直電流トランジスタのエミッ
タ、ベース及びコレクタを表わしていることを特徴とす
る請求項５の集積ブリッジ・デバイス。 - 【請求項７】 前記２つのアーム (１, ２) の各々の第
１のトランジスタは垂直電流型のＭＯＳトランジスタ
(Ｍ１１；Ｍ２１) であり、前記ＭＯＳトランジスタ
は、負電位の出力端子 (Ａ１) に接続されたＰ型の本体
領域 (９；１０)に埋め込まれたＮ型の１対のソース領
域 (２４；２６) から形成された隔絶せるドレインと、
Ｐ, Ｐ+ 型領域 (５, ４５；６, ４６) の一方及び他方
に含まれるＮ型及びＮ+ 型ドレイン領域 (２５, ２０；
３０, ２１) とを含んでいることを特徴とする請求項１
の集積ブリッジ・デバイス。 - 【請求項８】 前記アームの数は多相回路を形成するた
めに選択し得ることを特徴とする請求項１の集積ブリッ
ジ・デバイス。 - 【請求項９】 前記ブリッジの２つのアーム (１, ２)
に対する制御兼駆動装置のコンポーネントを収容するた
めに、前記エピタキシャル層 (４, １９) に形成されそ
して前記基板 (３) の電位よりも大きくない電位に接続
されたＰ, Ｐ + 型領域 (５, ４５) を含んでいることを
特徴とする請求項７の集積ブリッジ・デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP91830513A EP0544048B1 (en) | 1991-11-25 | 1991-11-25 | Integrated bridge device optimising conduction power losses |
| IT918305137 | 1991-11-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243504A true JPH05243504A (ja) | 1993-09-21 |
Family
ID=8208986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4315019A Pending JPH05243504A (ja) | 1991-11-25 | 1992-11-25 | 導通電力損失を最適化する集積ブリッジ・デバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5444291A (ja) |
| EP (1) | EP0544048B1 (ja) |
| JP (1) | JPH05243504A (ja) |
| DE (1) | DE69126618T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2769771B1 (fr) * | 1997-10-15 | 1999-12-31 | Valeo Equip Electr Moteur | Dispositif pour le redressement synchrone d'un alternateur |
| WO1999022409A2 (en) * | 1997-10-28 | 1999-05-06 | Koninklijke Philips Electronics N.V. | Semiconductor device comprising a half-bridge circuit |
| DE10103144A1 (de) | 2001-01-24 | 2002-08-01 | Infineon Technologies Ag | Halbbrückenschaltung |
| JP4610786B2 (ja) * | 2001-02-20 | 2011-01-12 | 三菱電機株式会社 | 半導体装置 |
| GB0308345D0 (en) * | 2003-04-11 | 2003-05-14 | Power Electronics Design Ct | Power intregrated circuits |
| JP4749665B2 (ja) * | 2003-12-12 | 2011-08-17 | ローム株式会社 | 半導体装置 |
| JP5270882B2 (ja) * | 2007-08-30 | 2013-08-21 | セイコーインスツル株式会社 | 半導体装置 |
| DE102021127308B4 (de) | 2021-10-21 | 2024-07-11 | Infineon Technologies Ag | Halbleitergehäuse und verfahren zur herstellung eines halbleitergehäuses |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3590345A (en) * | 1969-06-25 | 1971-06-29 | Westinghouse Electric Corp | Double wall pn junction isolation for monolithic integrated circuit components |
| JPS5215278A (en) * | 1975-07-28 | 1977-02-04 | Hitachi Ltd | Semiconductor device |
| JPS59149046A (ja) * | 1983-02-15 | 1984-08-25 | Matsushita Electric Ind Co Ltd | モノリシツクプレナ−プロセス集積回路 |
| DE3400973A1 (de) * | 1984-01-13 | 1985-07-18 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Monolithisch integrierte gleichrichterbrueckenschaltung |
| IT1217323B (it) * | 1987-12-22 | 1990-03-22 | Sgs Microelettronica Spa | Struttura integrata di transistor bipolare di potenza di alta tensione e di transistor mos di potenza di bassa tensione nella configurazione"emitter switching"e relativo processo di fabbricazione |
| IT1228900B (it) * | 1989-02-27 | 1991-07-09 | Sgs Thomson Microelectronics | Struttura integrata monolitica per sistema di pilotaggio a due stadi con componente circuitale traslatore di livello del segnale di pilotaggio per transistori di potenza. |
| IT1231541B (it) * | 1989-07-25 | 1991-12-17 | Sgs Thomson Microelectronics | Dispositivo di protezione contro gli effetti parassiti provocati da impulsi negativi di tensione di alimentazione in circuiti integrati monolitici includenti un dispositivo di potenza per il pilotaggio di un carico induttivo ed un dispositivo di controllo per detto dispositivo di potenza. |
| IT1236667B (it) * | 1989-11-07 | 1993-03-25 | Sgs Thomson Microelectronics | Dispositivo di protezione contro la rottura di una regione diffusa di tipo n+ inserita in una struttura integrata di potenza a semiconduttore di tipo verticale |
| IT1236797B (it) * | 1989-11-17 | 1993-04-02 | St Microelectronics Srl | Dispositivo monolitico di potenza a semiconduttore di tipo verticale con una protezione contro le correnti parassite. |
-
1991
- 1991-11-25 DE DE69126618T patent/DE69126618T2/de not_active Expired - Fee Related
- 1991-11-25 EP EP91830513A patent/EP0544048B1/en not_active Expired - Lifetime
-
1992
- 1992-11-20 US US07/979,177 patent/US5444291A/en not_active Expired - Fee Related
- 1992-11-25 JP JP4315019A patent/JPH05243504A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5444291A (en) | 1995-08-22 |
| DE69126618T2 (de) | 1998-01-08 |
| EP0544048A1 (en) | 1993-06-02 |
| DE69126618D1 (de) | 1997-07-24 |
| EP0544048B1 (en) | 1997-06-18 |
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