JPH0553971A - 主記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 情報処理装置における主記憶装置と周辺装置
とのデータ転送期間中に生じる中央処理装置のデータ処
理能力の低下を最小限に抑える。 【構成】 中央処理装置３とダイレクトメモリアクセス
アダプタ４と複数の主記憶装置コントローラ１及び主記
憶装置コントローラ２とを接続するシステムバス９にお
いて、各コンポーネント間を接続する複数のシステムデ
ータバス１２及びシステムデータバス１３を備えてい
る。複数の主記憶装置コントローラ１及び主記憶装置コ
ントローラ２は、各コントローラ毎にユニークなアドレ
ス領域を持ちシステムバス９からのアクセスアドレスに
対応してバスマスタとメインメモリ間のデータの転送を
実行する。 【効果】 複数のデータバスと複数の主記憶装置コント
ローラにより同時に並行して複数のバスマスタがユニー
クなアドレスのメモリをアクセスできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置の主記憶装
置に関し、特に主記憶装置のデータ転送方式に関する。

【０００２】

【従来の技術】従来の主記憶装置は図２に示すように、
中央処理装置２３とダイレクトメモリアクセスアダプタ
２４と主記憶装置コントローラ２２を接続するシステム
バス２５のシステムデータバス１２が１つであった。

【０００３】主記憶装置コントローラ２２は、コマンド
アドレスバス１４の全てのアクセスアドレスに応じてコ
マンドを判断し、メモリバス１０上に存在するメインメ
モリ５，メインメモリ６，メインメモリ７，メインメモ
リ８の制御を行う。

【０００４】システムバス２５上のバスマスタから主記
憶装置コントローラ２２に対してコマンドが発行される
と、バスマスタと主記憶装置コントローラ２２の間でシ
ステムデータバス１２を用いてデータの転送が行われ
る。図中、１７はメモリアドレス、１８はメモリデータ
バス、２６はシステムバス制御信号を示す。

【０００５】従来の主記憶装置は、前述のデータ転送終
了後、他のバスマスタがメモリのアクセスを開始すると
いう方式であった。

【０００６】

【発明が解決しようとする課題】この従来の主記憶装置
では、システム上にデータバスが１つであったため、シ
ステムバス上の一つのバスマスタが主記憶とのデータ転
送中に、他のバスマスタからのメモリアクセスを実行す
ることが不可能であった。

【０００７】そのため、オーバーランを回避するために
連続したメモリアクセスを行うＩ／Ｏ関係のデータ転送
期間中は、中央処理装置の処理能力が低下するという問
題があった。

【０００８】本発明の目的は、アドレス領域が異なる主
記憶装置コントローラに対し同時に複数のバスマスクと
メインメモリとのデータ転送を可能にした主記憶装置を
提供することにある。

【０００９】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る主記憶装置においては、中央処理装置
及びダイレクトメモリアクセスアダプタより、書込み，
読出しが可能である情報処理装置であって、電気的に独
立した複数のデータバスにより中央処理装置とダイレク
トメモリアクセスアダプタと、主記憶装置が接続される
システムバスとを有するものである。

【００１０】また、中央処理装置及びダイレクトメモリ
アクセスアダプタからシステムバス上に発行されるコマ
ンドとアドレスをデコードし、互いにユニークなアドレ
スに対応してバスマスタからのコマンドを実行する複数
の主記憶装置コントローラを有し、各コントローラ毎に
電気的，物理的に独立したメモリバスを有するものであ
る。

【００１１】

【作用】本発明では、中央処理装置とダイレクトメモリ
アクセスアダプタと複数の主記憶装置コントローラと接
続する複数のデータバスを有し、複数の主記憶装置コン
トローラの各々がユニークなアクセスアドレス領域を持
ち、前記アドレス領域に一致したアクセスアドレスを判
断してコマンドを実行するようにしたものである。

【００１２】

【実施例】次に本発明について図面を参照して説明す
る。

【００１３】図１は、本発明の一実施例を示すブロック
図である。

【００１４】図１において、中央処理装置３とダイレク
トメモリアクセスアダプタ４とは、システムバス９によ
って複数の主記憶装置コントローラ１及び主記憶装置コ
ントローラ２と接続される。

【００１５】システムバス９は、コマンドアドレスバス
１４と、システムバス制御信号１５と、複数のシステム
データバス１２及びシステムデータバス１３によって構
成されている。

【００１６】メインメモリ５とメインメモリ６とは、メ
モリバス１０によって主記憶装置コントローラ１と接続
される。

【００１７】メインメモリ７とメインメモリ８とは、メ
モリバス１１によって主記憶装置コントローラ２と接続
される。

【００１８】メモリバス１０は、メモリ制御信号１６
と、メモリアドレス１７と、メモリデータバス１８とに
よって構成されている。

【００１９】メモリバス１１は、メモリ制御信号１９
と、メモリアドレス２０と、メモリデータバス２１とに
よって構成されている。

【００２０】複数の主記憶装置コントローラ１と主記憶
装置コントローラ２とは、システムバス９上の中央処理
装置３及びダイレクトメモリアクセスアダプタ４からの
メモリアクセスコマンドを受けてメインメモリの制御を
行う。

【００２１】本主記憶装置は、コマンドアドレスバス１
４からのアドレスに応じて主記憶装置コントローラ１あ
るいは主記憶装置コントローラ２がバスマスタからのコ
マンドを実行する。

【００２２】複数の主記憶装置コントローラは、各々が
ユニークなアドレス領域を持ち、前記エリア内のアドレ
スがアクセスされた場合、該当する主記憶装置コントロ
ーラのみがコマンドの実行を行う。アドレスが該当しな
かった主記憶装置コントローラは、コマンドを無視す
る。

【００２３】本実施例において、コマンドアドレスバス
１４のメモリアクセスアドレスが主記憶装置コントロー
ラ１のアドレス領域に該当したならば、主記憶装置コン
トローラ２はバスからのコマンドには応じない。

【００２４】この場合、主記憶装置コントローラ１がメ
モリバス１０に接続されているメインメモリに対しデー
タの読出し，書込みを制御する。

【００２５】また、システムバス９からのアクセスアド
レスが主記憶装置コントローラ２のアドレス領域に該当
した場合、メモリバス１１に接続されたメインメモリが
前述の動作のようにアクセスされる。

【００２６】次にシステムバス９は、ダイレクトメモリ
アクセスアダプタ４からのアクセスによって主記憶装置
コントローラ１のアドレス領域に連続したデータ転送を
システムデータバス１２を使用し実行中であっても、他
の複数のシステムデータバス１３が未使用であり、且つ
目的アドレスに該当する主記憶装置コントローラ２がア
イドル状態であったならば、他のダイレクトメモリアク
セスアダプタ又は中央処理装置３からのメモリアクセス
を実行する。したがって、前述のデータ転送と並行した
データ転送処理が実行できる。

【００２７】

【発明の効果】以上説明したように本発明は、互いにユ
ニークなアドレス領域に対応しシステムバスからのコマ
ンドを受けてメインメモリとバスマスタのデータ転送を
行う複数の主記憶制御装置を設け、中央処理装置とダイ
レクトメモリアクセスアダプタと前述した複数の主記憶
制御装置とを接続する電気的に独立した複数のデータバ
スによって構成されるシステムバスを設け、主記憶装置
コントローラ毎に独立したメモリバス上にメインメモリ
を設けることにより、アドレス領域の異なる主記憶装置
コントローラに対し同時に複数のバスマスタとメインメ
モリとのデータ転送ができ、Ｉ／Ｏ系アダプタのデータ
転送中でも中央処理装置の処理能力の低下を最小限にす
るという効果を有する。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】従来例を示すブロック図である。

【符号の説明】

１，２，２２ 主記憶装置コントローラ ３，２３ 中央処理装置 ４，２４ ダイレクトメモリアクセスアダプタ ５，６，７，８ メインメモリ ９，２５ システムバス １０，１１ メモリバス １２，１３ システムデータバス １４ コマンドアドレスバス １５，２６ システムバス制御信号 １６ メモリ制御信号 １７，２０ メモリアドレス １８，２１ メモリデータバス １９ メモリ制御信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 中央処理装置及びダイレクトメモリアク
   セスアダプタより、書込み，読出しが可能である情報処
   理装置であって、 電気的に独立した複数のデータバスにより中央処理装置
   とダイレクトメモリアクセスアダプタと、 主記憶装置が接続されるシステムバスとを有することを
   特徴とする主記憶装置。
2. 【請求項２】 中央処理装置及びダイレクトメモリアク
   セスアダプタからシステムバス上に発行されるコマンド
   とアドレスをデコードし、互いにユニークなアドレスに
   対応してバスマスタからのコマンドを実行する複数の主
   記憶装置コントローラを有し、 各コントローラ毎に電気的，物理的に独立したメモリバ
   スを有することを特徴とする請求項１に記載の主記憶装
   置。