JPH04148264A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、情報処理装置に関し、特に複数のシステムバ
スを接続した情報処理装置に関する。

［従来の技術］ 従来この種の情報処理装置の記憶制御方式は以下に示す
ようにして行なわれてきた。この動作を、従来の技術の
構成を示すブロック図である第２図を参照して説明する
。

従来の情報処理装置の記憶制御方式は、基本側バス１０
１に接続された記憶制御装置１０５により主記憶装置１
０６のメモリ領域をアクセスし、基本側と拡張側のデー
タ転送を制御する方式である。

基本側バス１０１には、基本中央処理装置１０２と基本
人出力制御装置１０３と拡張インタフェース制御装置１
０４と記憶制御装置１０５が接続され、記憶制御装置１
０５はメモリバス１１２を介して主記憶装置１０Ｂと接
続される。拡張側バス１０８には、拡張中央処理装置１
０９と拡張入出力制御装置１１０と拡張インタフェース
制御装置１１１が接続され、拡張インタフェース制御装
置１１１は拡張インタフェース１０７を介して拡張イン
タフェース制御装置１０４と接続される。

次にこの従来例の動作について説明する。

基本中央処理装置１０２もしくは基本人出力制御装置１
０３からのメモリアクセス要求があった場合、その処理
要求は基本側バス１０１を介して記憶制御装置１０５に
入力される。記憶制御装置１０５は、基本中央処理装置
１０２もしくは基本人出力制御装置１０３からのメモリ
アクセス要求の内容に応じてメモリバス１１２を介して
主記憶装置１０６のメモリ領域を使用してデータ転送を
実行する。拡張中央処理装置１０９もしくは拡張入出力
制御装置１１０からのメモリアクセス要求があった場合
、その処理要求は拡張側バス１０８を介して拡張インタ
フェース制御装置１１１に入力され、拡張インタフェー
ス制御装置１１１は、拡張インタフェース１０７を介し
て拡張インタフェース制御装置１０４に処理を要求する
。処理を要求された拡張インタフェース制御装置１０４
は基本側バス１０１の獲得処理を行なう。

基本側バス１０１が獲得できると、拡張インタフェース
制御装置１０４は基本側バス１０１を介して記憶制御装
置１０５にメモリアクセスを要求する。メモリアクセス
を要求を受けた記憶制御装置１０５はメモリバス１１２
を介して主記憶装置１０６のメモリ領域を使用してデー
タ転送を実行する。主記憶装置１０６からのデータはメ
モリノくス１１２を介して記憶制御装置１０５・・・基
本側ノ（ス１０１・・・拡張インタフェース制御装置１
０４・・・拡張インタフェース１０７・・・拡張インタ
フェース制御装置１１１・・・拡張側バス１０８の順に
転送される。

［発明が解決しようとする課題］ 上述した従来の情報処理装置の記憶制御方式は、拡張側
からのメモリアクセス時間が大きいことと、拡張側のメ
モリアクセス要求により拡張側のみならず基本側のバス
も占有されてしまい、基本側の制御装置が基本側バスを
使用できないという欠点がある。

［課題を解決するための手段］ 本発明は、複数のシステムバスを有し、その複数のシス
テムバスから１つの主記憶装置をアクセスする情報処理
装置において、中央処理装置および入出力制御装置から
のメモリアクセス要求の内容に応じてメモリアクセスを
処理する記憶制御部と優先順位を決めるプライオリティ
制御部から構成される記憶制御装置を前記複数のシステ
ムバスにそれぞれ接続し、複数のバンクに分割された主
記憶装置と、前記菊送制御装置と主記憶装置を接続する
インタフェース・バスとを有し、前記主記憶装置を各々
のバスから直接アクセスすることを特徴とするものであ
る。

［実施例コ 次に本発明について図面を参照して説明する。

第１図は本発明の一実施例の構成を示すブロック図であ
る。この情報処理装置は、基本側バス１に接続された基
本記憶制御装置４および拡張側バス５に接続された拡張
記憶制御装置８により主記憶制御装置１１のメモリ領域
をアクセスし、基本側と拡張側のデータ転送を行なうも
のである。

基本側バス１には、基本中央処理装置２と基本人出力制
御装置３と基本記憶制御装置４が接続され、拡張側バス
５には、拡張中央処理装置６と拡張入出力制御装置７と
拡張記憶制御装置８が接続される。基本記憶制御装置４
および拡張記憶制御装置８はメモリバス９とメモリバス
１０を介して主記憶制御装置１１に接続される。

次にこの実施例の動作について説明する。

基本中央処理装置２もしくは基本人出力制御装置３から
のメモリアクセス要求があった場合、その処理要求は基
本側バス１を介して基本記憶制御装置４に入力される。

基本記憶制御装置４は、基本中央処理装置２もしくは基
本人出力制御装置３からのメモリアクセス要求の内容に
応じて主記憶制御装置１１のメモリ領域を使用してデー
タ転送を実行する。また同様に、拡張中央処理装置６も
しくは拡張入出力制御装置７からのメモリアクセス要求
があった場合、その処理要求は、拡張側バス５を介して
拡張記憶制御装置８に入力され、拡張記憶制御装置８は
、メモリアクセス要求の内容に応じて主記憶制御装置１
１のメモリ領域を使用してデータ転送を実行する。

基本中央処理装置２もしくは基本人出力制御装置３から
のメモリアクセス要求と、拡張中央処理装置６もしくは
拡張入出力制御装置７からのメモリアクセス要求が同時
または連続した場合、基本記憶制御装置４および拡張記
憶制御装置８と主記憶制御装置１１とのデータ転送は、
以下のようになる。基本側および拡張側がアクセス要求
しているメモリ領域が異なり、なおかつ、主記憶制御装
置１１において別々のメモリバンクならば、基本記憶制
御装置４および拡張記憶制御装置８はメモリバス９およ
びメモリバス１０の別々を介して主記憶制御装置１１を
アクセスするため基本側および拡張側からの同時または
連続メモリアクセスが可能である。基本側および拡張側
がアクセス要求しているメモリ領域が同じまたは、主記
憶制御装置１１のメモリバンクが同じならば基本記憶制
御装置４と拡張記憶制御装置８とに設けられたプライオ
リティ制御回路により優先処理が決められ、優先権利の
与えられた基本記憶制御装置４もしくは拡張記憶制御装
置８により主記憶制御装置１１とのデータ転送が実行さ
れる。

［発明の効果コ 以上説明したように本発明は、基本側と拡張側にそれぞ
れバス獲得制御機能を有した記憶制御装置を設置し、複
数のメモリバンクを制御する主記憶装置とのインタフェ
ースを確立させることにより、従来技術の情報処理装置
における記憶制御方式よりも、メモリアクセス時間が速
い効果と、拡張側のメモリアクセスにより基本側バスを
占有されることがなくなるため、基本側の制御装置が基
本側バスを有効に使用できる効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は従来例の構成を示すブロック図である。 １・・・基本側バス、２・・・基本中央処理装置、３・
・・基本人出力制御装置、４・・・基本記憶制御装置、
５・・・拡張側バス、６・・・拡張中央処理装置、７・
・・拡張入出力制御装置、８・・・拡張記憶制御装置、
９・・・メモリバス、１０・・・メモリバス、１１・・
・主記憶制御装置。

Claims (1)

【特許請求の範囲】
1. 複数のシステムバスを有し、その複数のシステムバスか
   ら１つの主記憶装置をアクセスする情報処理装置におい
   て、中央処理装置および入出力制御装置からのメモリア
   クセス要求の内容に応じてメモリアクセスを処理する記
   憶制御部と優先順位を決めるプライオリティ制御部から
   構成される記憶制御装置を前記複数のシステムバスにそ
   れぞれ接続し、複数のバンクに分割された主記憶装置と
   、前記菊送制御装置と主記憶装置を接続するインタフェ
   ース・バスとを有し、前記主記憶装置を各々のバスから
   直接アクセスすることを特徴とする情報処理装置。