JPS62174842A

JPS62174842A - デ−タ処理装置

Info

Publication number: JPS62174842A
Application number: JP1562286A
Authority: JP
Inventors: Makoto Hanawa; 花輪　誠; Ikuya Kawasaki; 川崎　郁也; Kunio Uchiyama; 邦男内山; Tadahiko Nishimukai; 西向井　忠彦
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-01-29
Filing date: 1986-01-29
Publication date: 1987-07-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、データ処理装置のデータアクセス方式に係り
、特にデータバスの境界をまたがったデータをアクセス
するプロセッサに好適なデータアクセス方式に関する。

〔発明の背景〕

マイクロプログラム制御方式のプロセッサにおけるオペ
ランドアクセス方式に関する先行技術（特開昭５９−８
７５４９号）には、データ受渡し用レジスタを設け、処
理装置内部の動作と外部データ転送を並列に実行する方
式が有益であることが開示されている。しかし、この技
術では、アクセスすべきアドレスの指定方法、特に、デ
ータバスの境界渡りを有するアクセスのアドレス指定方
法の問題を認識していない。

一般に、境界渡りデータアクセスのアドレス生成方式と
して、単純に実現する場合、次の２つの方式が考えられ
る。

■　マイクロプログラムにて境界渡りを検出し、アドレ
スを生成する方式：この方式は専用回路が不要であり、
ハードウェア量を少なくできるが、処理速度が遅いとい
う欠点がある。

■　専用回路にて境界渡りを検出し、アドレスを生成す
る方式：この本式は処理速度が速いが。

アドレス生成のための演算回路が必要であり、ハードウ
ェア量が多くなるという欠点がある。

〔発明の目的〕

本発明の目的は、ハードウェアの増加量を少なくし、か
つ、高速処理可能な境界渡りオペランドのアクセス方式
を提供することにある。

〔発明の概要〕

境界渡りデータアクセスを専用回路方式によって実現す
る場合、ハードウェア量を増加させているのはアドレス
を生成する演算器であり、境界渡りの検出回路ではない
。一方、マイクロプログラム方式によって実現する場合
、処理速度を低下させているのは境界渡りの検出処理で
あり、アドレスの更新処理ではない。従って、本発明で
はマイクロプログラムにてあらかじめ更新したアドレス
を用意しておき、専用回路にて境界渡りを検出して、更
新しておいたアドレス値を利用するか否かを決定する方
式を案出した。

つまり、外部記憶装置との間が２バイト以上のデータ幅
をもったデータバスが接続されているデータ処理装置に
おいて、内部処理実行部と外部データ転送部が同期をと
りながら並列に動作し、内部処理部はアドレスを生成す
る演算器（ＡＵ）とアドレスを保持するレジスタ（Ａ　
ＯＲ）とそれらを制御する制御回路より成るとき、制御
回路は外部データをアクセスする際あらかじめ境界渡り
データアクセスがあるものとして、２回目のアクセスア
ドレスを計算しＡＵに保持しておく６一方、外部データ
転送部は、アドレスとデータのサイズより境界渡りアク
セスであるか否かを検出し、境界渡りアクセスがあるな
らば１回目のアクセスが終了した時点で、内部制御回路
に依らずＡＵが保持していたアドレスをＡＯＲへセット
する手段を有することにより、目的を実現しようとする
ものである。

〔発明の実施例〕

以下１本発明の一実施例の図を用いて説明する。

第１図に本発明を適用したプロセッサのブロック図を示
す。プロセッサ１００は内部処理実行部１１０と外部デ
ータ転送部１２０より成る。内部処理実行部１１０は制
御部１３０と演算部１４０から成る。制御部１３０はマ
イクロプログラム制御方式で実現されており、マイクロ
プログラム格納用ＲＯＭ　（Ｒｅａｄ　０ｎｌｙ　Ｍｅ
ｍｏｒｙ）　Ｌ　３１及びマイクロ命令レジスタ１３２
、マイクロ命令解読部１３３から成っている。一方、演
算部１４０はアドレス演算ユニット（ＡＵ）１４１．及
び算術論理演算器（ＡＬＵ）１．４２．内部レジスタ（
Ｒ，）１．４３．ＡＵ出力保持レジスタ（ＡＵＯ）１４
４゜Ａ　ｒ、、　Ｕ出力保持レジスタ（ＡＬυＯ）、１
４５．アドレス出力レジスタ　（ＡＯＲ）１４６．デー
タ入力レジスタ（ＤＩＲ）１４７．データ出力レジスタ
（ＤＯＲ）１４８．入出力データアライナ（Ａ４、Ｎ）
１４９、内部バス（Ａｎｕｓ、　ＢＢＵＳ、　ＣＢＵＳ
）　　１５１　。

１５２．１５３より成る。なお、各構成要素のデータ幅
は３２ビツトである。ＡＵ１４１は２人力の加算器であ
り、一方の入力にはＡＢＵＳ　１５１又はＡＵＯ１４６
を選択でき、他方の入力にはＱＢＵＳ　Ｌ　５２又は定
数ｎを選択できる。Ａ　ＯＲ１４６には、プロセッサが
外部データ転送を行う際アクセスするアドレスをセット
する。制御部１３０の出力信号（ＡＯＲ５ＥＴ）　１６
１の指示によりＡＵＯ１４４又はＡＢ［ＩＳｌ　５１の
内容を選択してセットすることができ、また、外部デー
タ転送部１２０の出力信号（ＡＯＲＵＰ）　１６２　（
７１指示によ４Ｊ、ＡＵＯ１４４（７）内容をセットす
ることができる。ＡＯＲ１４６の出力は外部アドレスバ
ス（Ａ）１７１及びＣＢＵＳ１５３へ出力される。外部
へデータを出力する場合、マイクロプログラムによりＣ
ＢＬＩＳ　１５３からＤＯＲ１４８へデータをセットす
る。Ｄ　ＯＲ＋４８の内容は外部データ転送部１２０の
制御によりＡ　Ｌ　Ｎ　ｌ　４９でバイト位置を変換し
た後、外部データバス（Ｄ）１７２へ出力される。また
、外部のデータを入力する場合、外部データ転送部１２
０の制御により外部データバスＤ１７２上のデータをＡ
　Ｌ　Ｎ　１４９　テバイト位置変換し、Ｄ　Ｉ　Ｒ１
４７ヘセツトした後、マイクロプログラムにて利用され
る。ここで、ＤＩＲ１４７信号線１６３　（ＤＩＲ５Ｅ
Ｔ）によってバイト単位にデータをセットすることがで
きる。

外部データ転送部１２０は外部バス制御回路１８０及び
、転送終了検出回路１８１、バイト位置制御回路１８２
、境界渡りアクセス検出回路１８３より成る。

外部データ転送部１２０はアドレスバス（Ａ３１〜Ａ２
）１７１．データバＸ（Ｄ３　Ｌ　〜Ｄｏ）１７２リ一
ド／ライト指示信号（Ｒ／Ｗ）１７３．アドレスストロ
ーブ信号１７４．バイト有効信号（ＢＣＯ−ＢＯ２）１
７５．及び、データ転送アクノリッジ信号（ＤＴＡＣＫ
）　１７６を用いて、外部回路との間で非同期データ転
送を行う。

第２図にプロセッサ外部の回路画成の一例を示す。８ビ
ツト×３２にワード構成の２５６にビットＳＲＡＭ（Ｓ
ｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍａｍｏｒ
ｙ）を４ケ用いて総容量１２８にバイトのメモリを接続
したものである。ＲＡＭ２０１〜２０４のアドレス端子
Ａ、チップセレクト端子Ｃ８は各ＲＡＭとも共通にそれ
ぞれアドレスバスＡ１６〜Ａ２　１７１゜アドレススト
ローブＡＳ１７４に接続されている。

また、ＲＡＭ２０１〜２０４のデータ入力端子Ｄｉ及び
データ出力端子ＤＯはともにそれぞれデータバス１７２
のｒ）３１〜Ｄ２４．Ｄ２３〜Ｄ１６、Ｄ１５〜Ｄ８．
Ｄ７〜ＤＯに接続されている。各ＲＡＭ２０１〜２０４
のライトイネーブル端子ＷＥは、リード／ライト指示信
号Ｒ／Ｗ１７３及びバイト有効信号（ＢＣＯ〜ＢＣ３）
１７５からインバータ２２１〜２２４，２３１〜２３４
とＮＡＮＯゲート２１１〜２１４によって生成された信
号を接続している。ここでＲ／Ｗ１７３はプロセッサ１
００がリード動作を行っているときＨｉｇｈレベルを保
ち、ライト動作を行っているときＬＯｕレベルを保つ信
号である。データ転送終了報告回路２３０はＡＳ　１７
４よりバスサイクルの開始を検出して、ＤＴＡＣＫ　１
７６を出力する回路である。

プロセッサ１００がアクセスするオペランドのサイズは
バイト、ワード（２バイト）、ロングワード（４バイト
）がある。また、オペランドの先頭メモリアドレスは任
意の位置をとりうるので、第３図に示す１２通りのアク
セスパターンがある。

第３図には各アクセスパターンにおけるｒｓｃ１７５の
値及び１）ＴＲ５ＥＴ　Ｌ　６３、Ａ　Ｔ−Ｎ　１４９
の制御パターンを示しである。

リード時のＡＬＮｉ４９の制御パターンＲＡ〜ＲＤの意
味を第４図に示す。データバス１７２のデータをＡ　Ｌ
　Ｎ　１．４９でバイト位置を変換してＤＩＲ１４７ヘ
セツトする。またライト時のＡ　Ｌ　Ｎ制御パターンＷ
Ａ−ＷＩの意味を第５図に示す。ＤＯＲ１４８の内容を
ＡＬＮ１４９でバイト位置を変換してデータバス１７２
へ出力する。

第６図に外部バス制御回路１８０の内部構成を示す。フ
リツプロップ（Ｆ／Ｆ）６１０はＡｓ１７４を生成する
。制御部１３０からの信号（ＩＯＲＥＱ）　ｌ　６４で
セットされ、　ＤＴＡＣＫ　１７６によってリセットさ
れる。Ｆ’　／　Ｆ　６２０はＲ／Ｗ１７３を生成する
フリップフロップでＩＯＲ［ＥＱ　１６４がアサートさ
れた際、制御部１３０からの信号（ＲＥＡＤ）１６５を
ラッチする。

第７図に境界渡りアクセス検出回路１８３の内部構成を
示す。Ｆ／Ｆ７１０は境界渡りアクセスありを示す信号
ＮＥＸＴＲＥＱ　１６６を生成するフリツプロップｌ０
ＲＩＥＱ　１６４及びＡＯＲ１４６からの出力アドレス
１７１、制御部１３０から出力されたオペランドのサイ
ズを示す信号５ＩＺＥ　ｌ　６７をＡＮＤゲート７１１
〜７１３及びＯＲゲート７１４〜７１５から成る回路へ
入力して得られる信号によってセットされ、ＤＴＡＣＫ
　１７６でリセットされる。また、Ｆ／Ｆ７２０〜７６
０は５Ｉ２１１６７　。

アドレス１７１をラッチするフリップフロップで、ｌ０
ＲＥＱ　１６４がアサートされた際、値をラッチする。

第８図に転送終了検出回路１８１の内部構成を示す。Ｆ
／Ｆ８１０は外部データ転送実行中を示す信号ＴＲｌＮ
Ｇ３６０を生成するフリップフロップで、ｌ０ＲＥｔ）
　ｌ　６４によってセットされ、外部データ転送終了報
告信号ＤＦＥＮＤ８７０によってリセットされる。Ｆ／
Ｆ８２０は外部データ転送部１２０と内部処理実行部１
１０との同期をとる信号ＦＩＩＲＨ７，Ｅ　１６９を生
成するフリッププロップである。

制御部１３０からの同期化要求信号５ＹＮＣ１６８がア
サートされたとき、外部データ転送がまだ終了していな
かったならば、転送終了検出回路１８１はＦＲＥＥＺＦ
、１６９をアサートする。　ＦＲＥＥＺＥ　１６９がア
サートすると制御部１３０はマイクロプログラムの実行
を中断し、待ち状ｆＩＡ（ＷＡＩＴ）となる６データ転
送が終了するとＦＲＥＥＺＥＩ　６９はネゲートされ、
制御部１３０は中断していたマイクプログラムの実行を
再開する。Ｆ／ＦＢ２０はＴＲＩＮＧ　８６０がアサー
ト中に５ＹＮＣ１６８が発行されたときセットされ、Ｄ
ＦＥＮＩ）　８７０によってリセットされる。

ＡＮＤゲート８３０はＮＥＸＴＲＥＱ　１６６がネゲー
ト中にＤＴＡＣＫ　１７６が発行されたときデータ転送
終了信号ＤＦＥＮＤ８７０を出力する。ＡＮＤゲート８
４０は逆に、ＮＥＸＴＲＥＱ　１６６がアサート中にＤ
ＴＡＣＫ　１７６が発行されたときアドレス更新指示信
号ＡＯＲＵ［’　１６２を演算部１４０へ出力する。

Ｆ／Ｆ８５０はＡＯＲＵＰ　１６２でセットされ、ＤＦ
ＥＮＤ８７０でリセットされるフリップフロップで、境
界渡りアクセスの２回目のデータ転送中であることを示
す信号５ＥＣＯＮＤ　８８０を出力する。

第９図にバイト位置制御回路１８２の入出力信号を示す
。内部の構成は人力のレベル信号より第Ｓつ図の真理値
表に示す値を出力する組合せ回路である。人力信号７７
１〜７７３及び７８１〜７８０はともに第７図の境界渡
りアクセス検出回路１８０でラッチされたオペランドの
サイズ（ＢＹＴＩＥ、υＯＲＤ。

１．０ＮＧ）及びアドレス１７１の下２ビットである。

出力信号（ＢＣＯ−Ｆ３Ｃ３）ｌ　７５はそれぞｉｔ、
データバスＤ１７２のピッ１〜３１〜２４．２３〜１６
゜１５〜８，７〜Ｏが有効なときアサートされる。

同様に、出力信号（ＤＩＲ３ＥＴ　Ｏ〜３）１．６３は
それぞれＤＩＲ１４７のビット３１〜２４．２３〜１６
．１５〜８，７〜ＯにＡＬＮ１４９を通したデータバス
１７２上のデータをセットするときアサートされる。ま
た、出力信号（ＡＬＮＲＡ　−Ｄ　Ｒ）９１０はリード
時のデータアライナ１４９の制御を行う信号で、第３図
の記号ＲＡ−ＲＤに対応している。同様に、出力信号（
Ａ１．ＮすＡ−ＷＩ）９２０はライト時のデータアライ
ナ１４９の制御を行う信号で、第３図の記号ＷＡ−ＷＩ
に対応している。

次に具体的な動作例について説明する。まず、外部メモ
リーの１．Ｏｏｚ　（１，６）番地からロングワード（
４バイ１−）データを内部レジスタへ読取る例について
、第１０図を用いて説明する６第１０図（ａ）に外部メ
モリ及び内部レジスタの内容を示す。

第１０図（ｂ）にマイクロプログラムのフローを示す。

１ボツクス目ではアドレスをＡ　ｔＪ　ｉ　４１で計算
し、２ボツクス目ではアドレスをＡ　ＯＲ１４６にセッ
トしながらロングワードサイズでＴＯＲＥＱ］６４を発
行する。また、同時に境界渡リアクセスに備えてアドレ
スを更新しておく。３ボックス目、は外部非同期転送が
終了するまで待つために５ＹＮＣ信号１６７を発行する
。４ボツクス目では、ＤＩＲ１４７に取込まれたデータ
をレジスタへ格納する。第１０図（ｃ）に外部パス制御
信号及び内部信号のタイムチャートを示す。外部データ
転送シーケンスは３マシンサイクルで１回のアクセスを
実行するので、境界渡りアクセスの場合は６マシンサイ
クルを必要とする。

次に、外部メモリヘライトする例について第１１図を用
いて説明する。動作の概略を第１１図（ａ）に示す。内
部レジスタＲ４で示されるアドレス（１００３（１６）
番地）へワード（２バイト）データ（内部レジスタＲ３
の内容）を書込み、同時にレジスタＲ４の内容にデータ
長（２）を加算する。第１１図（ｂ）にマイクロプログ
ラムのフローを示す。１ボツクス目ではレジスタＲ３の
内容をＤＯＲ１４８ヘセットし、レジスタＲ４の内容を
ＡＯＲ１４６へ詔ットし、ワードサイズ（２バイト）で
ｌ０ＲＥＱ　１６４を発行する。また同時に、ＡＵ１４
１でレジスタＲ４＋２（データ長）を計算しておく。２
ボツクス目ではＡＵ１４１の値をレジスタＲ４にセット
し、同期化要求信号５ＹＮＣ１６７を発行する。第１１
図（ｃ）に各制御信号のタイムチャートを示す。

以上説明した実施例によれば（１）制御信号ＤＩＲ５Ｅ
ＴＩ　６３　、　ＡＬＮＲＡ−ＲＤ　９１０　、　ＡＬ
ＮＷＡ　ＮＷＤ９２０、ＢＣ１７５をｌ０ＲＥＱ　１６
４発行時にあらかじめ決定しておくので、境界渡りアク
セスのためのアドレス更新は、データ長（Ｌ、２．４）
を加算しても良いし、定数４を加算しても良いので、マ
イクロプログラムが容易になる効果がある。また（２）
第１１図の例で示したようにレジスタ間接アドレッシン
グモードにおいてレジスタの値を更新する場合、境界渡
りアクセスのためのアドレス更新と兼用できるので、マ
イグロブログラムを短縮できる効果がある。

〔発明の効果〕

本発明によれば、境界渡りアクセスのためのアドレスを
生成する演算器をオペランドのアドレスを計算する演算
器と共有することができるのでハードウェア量を少なく
する効果がある。また、境界渡り後のアクセスをマイク
ロプログラムにて起動する必要がないので、マイクロプ
ログラミングが容易になり、制御記憶の容量を少なくす
ることができ、かつ、高速に境界渡りアクセスを実行す
ることが可能となった。

【図面の簡単な説明】

第１図はプロセッサ内部の構成図、第２図は外部回路の
構成図、第３図は制御信号の一覧を示す図、第４図、第
５図はアライナ１４９の制御タイプの説明図、第６図、
第７図、第８図、第９図は外部データ転送部１２０の各
構成要素の回路図、第１０図、第１１図は動作例の概要
及びマイクロフロー、タイムチャートを示す図である。１００・・・プロセッサ、１１ｏ・・・内部処理実行部
。１４１・・・アドレス演算器（ＡＵ）、１４４・・・Ａ
Ｕ出力レジスタ、１４６・・・アドレス出力レジスタ、
】６２・・・アドレス更新指示信号、１８３・・・境界
渡りアクセス検出回路。巣　１　口Ｍ２　　図ＩＪθ 第　３　区第４　目第５　図ｆ　６　図 ′ｆＩｑ　　図メ　ｇ　区 ’＄ｑ　　図Ｌ／２０′−４ＬＮＷΔ〜４ χ　／ｌ）　ｒｂＡｔＮＲＣΔＬ＃、Ｃ

Claims

【特許請求の範囲】１、外部記憶装置との間でデータバスの境界をまたがつ
たデータのアクセスを許すデータ処理装置において、アクセス中のアドレスを保持するレジスタ（ＡＯＲ）と、データの先頭アドレスを計算して、該先頭アドレスを該
ＡＯＲへセットした後、直ちに、境界渡り後の更新アド
レスを計算する手段と、該ＡＯＲとは別に該更新アドレ
スを保持する手段を持ち、該先頭アドレスと、更新アド
レスとを同一の演算器で演算することを特徴とするデー
タ処理装置。２、上記第１項のデータ処理装置において、境界渡り後
のアドレスの下位ビットを強制的に“０”にしてデータ
バスの境界の先頭バイトを示すアドレスを生成する手段
を有し、該演算器ＡＵにおいて、該境界渡り後のアドレスとして
（オペランドの先頭アドレ）＋（データバスのバス幅）
を計算する手段、及び該計算結果を外部データ転送の間
保持しておく手段を有することを特徴とするデータ処理
装置。３、上記第１項のデータ処理装置において、オペランド
の先頭アドレスのうちデータバス中のバイト位置を示す
下位ビットと、オペランド長より境界渡りアクセスの有
無を検出する手段、及び境界渡りアクセスが必要な場合
には１回目のデータ転送が終了した時点で、外部データ
転送の完了を待つて該内部処理部が実行を中断している
間にもかかわらず、該更新アドレスを該アドレス出力レ
ジスタＡＯＲへセットする手段を有することを特徴とす
るデータ処理装置。４、上記第１項のデータ処理装置において、外部記憶装
置との間がデータバスで接続されているデータ処理装置
において、該外部記憶装置内のオペランドアドレスをア
ドレス出力レジスタＡＯＲにセットした後、無条件に（
オペランド先頭アドレス）＋（データバス幅）を計算し
保持する手段と、該外部記憶装置からのデータ転送終了
信号によつて該情報をＡＯＲにセットする手段と、ＡＯ
Ｒにセットされた該情報の下位ビットを“０”にして、
外部アクセスアドレスとする手段を有することを特徴と
するデータ処理装置。