JPH0554535A - 磁気記録再生回路 - Google Patents
磁気記録再生回路Info
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- JPH0554535A JPH0554535A JP3218185A JP21818591A JPH0554535A JP H0554535 A JPH0554535 A JP H0554535A JP 3218185 A JP3218185 A JP 3218185A JP 21818591 A JP21818591 A JP 21818591A JP H0554535 A JPH0554535 A JP H0554535A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B15/00—Driving, starting or stopping record carriers of filamentary or web form; Driving both such record carriers and heads; Guiding such record carriers or containers therefor; Control thereof; Control of operating function
- G11B15/02—Control of operating function, e.g. switching from recording to reproducing
- G11B15/12—Masking of heads; circuits for Selecting or switching of heads between operative and inoperative functions or between different operative functions or for selection between operative heads; Masking of beams, e.g. of light beams
- G11B15/125—Masking of heads; circuits for Selecting or switching of heads between operative and inoperative functions or between different operative functions or for selection between operative heads; Masking of beams, e.g. of light beams conditioned by the operating function of the apparatus
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/303—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Digital Magnetic Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【目的】 モード切替の際の出力オフセットの変動が少
ない磁気記録再生回路を得る。 【構成】 再生時においてヘッドをＨＤ３からＨＤ６へ
と切替える際には、アンプ２、５をそれぞれオフ、オン
にする。アンプの差異によるオフセットが更にアンプ１
９で強調されることを回避するため、オフセット検出回
路４６及びオフセット調整回路５５による負帰還でアン
プ５によるオフセットを低減する。この際、モード切替
後の一定期間においては、差動出力端子２６、２７には
アンプ４０の出力を伝える。アンプ４０の入力端はショ
ートされており、その出力のオフセットは小さく抑えら
れている。一定期間経過後、差動出力端子２６、２７に
はアンプ１９の出力が伝えられる。 【効果】 差動出力端子に現れるオフセットを常に小さ
く抑えるので、モード切替時においてもその変動を小さ
く抑えることができる。
ない磁気記録再生回路を得る。 【構成】 再生時においてヘッドをＨＤ３からＨＤ６へ
と切替える際には、アンプ２、５をそれぞれオフ、オン
にする。アンプの差異によるオフセットが更にアンプ１
９で強調されることを回避するため、オフセット検出回
路４６及びオフセット調整回路５５による負帰還でアン
プ５によるオフセットを低減する。この際、モード切替
後の一定期間においては、差動出力端子２６、２７には
アンプ４０の出力を伝える。アンプ４０の入力端はショ
ートされており、その出力のオフセットは小さく抑えら
れている。一定期間経過後、差動出力端子２６、２７に
はアンプ１９の出力が伝えられる。 【効果】 差動出力端子に現れるオフセットを常に小さ
く抑えるので、モード切替時においてもその変動を小さ
く抑えることができる。
Description
【０００１】
【産業上の利用分野】この発明は入出力回路、特に磁気
記録再生回路において、出力オフセットを低減する技術
に関するものである。
記録再生回路において、出力オフセットを低減する技術
に関するものである。
【０００２】
【従来の技術】従来の磁気記録再生回路のうち、再生回
路に関する部分の構成例を図７に示す。ヘッド３（ＨＤ
３）及びヘッド６（ＨＤ６）のセンタタップは共通して
接続され、電源４によって電位ＶCTにバイアスされてい
る。ヘッド３，６はそれぞれアンプ２，５の差動入力端
に接続されている。アンプ２の差動出力端は線路９，１
０を介して、それぞれ抵抗７，８の一端に接続されてい
る。アンプ５の差動出力端は線路１１，１２を介して，
それぞれ抵抗７，８の一端に接続されている。抵抗７，
８の他端は電源１に接続されている。
路に関する部分の構成例を図７に示す。ヘッド３（ＨＤ
３）及びヘッド６（ＨＤ６）のセンタタップは共通して
接続され、電源４によって電位ＶCTにバイアスされてい
る。ヘッド３，６はそれぞれアンプ２，５の差動入力端
に接続されている。アンプ２の差動出力端は線路９，１
０を介して、それぞれ抵抗７，８の一端に接続されてい
る。アンプ５の差動出力端は線路１１，１２を介して，
それぞれ抵抗７，８の一端に接続されている。抵抗７，
８の他端は電源１に接続されている。
【０００３】線路９及び１１はバッファ１５及び線路１
７を介して、線路１０及び１２はバッファ１６及び線路
１８を介して出力段アンプ１９の差動入力端に接続され
ている。アンプ１９の差動出力端の一端は線路２０及び
抵抗２２を介して、他端は線路２１及び抵抗２３を介し
て，電源１に接続されている。線路２０，２１にはそれ
ぞれ出力端子２６（ＲＤＸ），２７（ＲＤＹ）が設けら
れている。
７を介して、線路１０及び１２はバッファ１６及び線路
１８を介して出力段アンプ１９の差動入力端に接続され
ている。アンプ１９の差動出力端の一端は線路２０及び
抵抗２２を介して、他端は線路２１及び抵抗２３を介し
て，電源１に接続されている。線路２０，２１にはそれ
ぞれ出力端子２６（ＲＤＸ），２７（ＲＤＹ）が設けら
れている。
【０００４】アンプ２，５の動作及び停止はそれぞれ制
御スイッチ２４，２５が行う。制御スイッチ２４，２５
はそれぞれ制御線２８，２９を介して制御回路３０によ
って制御される。制御回路３０には、リード・ライト切
替信号Ｒ／Ｗが入力するリード・ライト切替端子３１、
ヘッドセレクト信号ＨＳが入力するヘッドセレクト入力
端子３２、チップディスエーブル信号ＣＤが入力するチ
ップディスエーブル制御端子３３が設けられている。
御スイッチ２４，２５が行う。制御スイッチ２４，２５
はそれぞれ制御線２８，２９を介して制御回路３０によ
って制御される。制御回路３０には、リード・ライト切
替信号Ｒ／Ｗが入力するリード・ライト切替端子３１、
ヘッドセレクト信号ＨＳが入力するヘッドセレクト入力
端子３２、チップディスエーブル信号ＣＤが入力するチ
ップディスエーブル制御端子３３が設けられている。
【０００５】
【発明が解決しようとする課題】図７のように構成され
た再生回路では、ヘッド切替時、リード・ライト切替
時、チップディスエーブル切替時において、出力端子２
６，２７にオフセットの変動が現れるという問題点があ
った。以下、図８を併用して場合を分けて説明する。
た再生回路では、ヘッド切替時、リード・ライト切替
時、チップディスエーブル切替時において、出力端子２
６，２７にオフセットの変動が現れるという問題点があ
った。以下、図８を併用して場合を分けて説明する。
【０００６】Ａ．ヘッド切替時（図８（ａ）を参照） ヘッドセレクト信号ＨＳが制御回路３０に入力され、制
御スイッチ２４，２５をＯＮ／ＯＦＦさせることにより
アンプ２又はアンプ５の一方のみを選択してＯＮにし、
ヘッドを切替える。再生時においてまずヘッド３（ＨＤ
３）が選択されている場合、アンプ２，５がそれぞれＯ
Ｎ，ＯＦＦとなり、この時に出力端子２６，２７に現れ
るオフセットはアンプ２とアンプ１９のアンプ２段分の
トータルオフセットとなる。図８中のレベルＬ１はこの
トータルオフセットのレベルを示している。
御スイッチ２４，２５をＯＮ／ＯＦＦさせることにより
アンプ２又はアンプ５の一方のみを選択してＯＮにし、
ヘッドを切替える。再生時においてまずヘッド３（ＨＤ
３）が選択されている場合、アンプ２，５がそれぞれＯ
Ｎ，ＯＦＦとなり、この時に出力端子２６，２７に現れ
るオフセットはアンプ２とアンプ１９のアンプ２段分の
トータルオフセットとなる。図８中のレベルＬ１はこの
トータルオフセットのレベルを示している。
【０００７】次にヘッド６（ＨＤ６）が選択されるとア
ンプ２，５がそれぞれＯＦＦ，ＯＮとなり、この時に出
力端子２６，２７に現れるオフセットはアンプ５とアン
プ１９のアンプ２段分のトータルオフセットとなる。図
８中のレベルＬ２はこのトータルオフセットのレベルを
示している。再びヘッド３が選択されると、出力端子２
６，２７に現れるオフセットはレベルＬ１に戻る。
ンプ２，５がそれぞれＯＦＦ，ＯＮとなり、この時に出
力端子２６，２７に現れるオフセットはアンプ５とアン
プ１９のアンプ２段分のトータルオフセットとなる。図
８中のレベルＬ２はこのトータルオフセットのレベルを
示している。再びヘッド３が選択されると、出力端子２
６，２７に現れるオフセットはレベルＬ１に戻る。
【０００８】従ってアンプ２のオフセットとアンプ５の
オフセットが異なれば、その差異はアンプ１９によって
更に増大し、出力端子２６，２７に現れるオフセットも
異なり、ヘッドの切替えでオフセットの変動が生じる。
オフセットが異なれば、その差異はアンプ１９によって
更に増大し、出力端子２６，２７に現れるオフセットも
異なり、ヘッドの切替えでオフセットの変動が生じる。
【０００９】Ｂ．リード・ライト切替時（図８（ｂ）を
参照） あるヘッド、例えばヘッド３（ＨＤ３）が選択されてい
る場合において、リード・ライト切替信号Ｒ／Ｗが制御
回路３０に入力され、図７図示していない記録回路によ
る記録動作（図８（ｂ）中に“Ｗ”と表した）と、再生
動作（図８（ｂ）中に“Ｒ”と表した）を切替える。
参照） あるヘッド、例えばヘッド３（ＨＤ３）が選択されてい
る場合において、リード・ライト切替信号Ｒ／Ｗが制御
回路３０に入力され、図７図示していない記録回路によ
る記録動作（図８（ｂ）中に“Ｗ”と表した）と、再生
動作（図８（ｂ）中に“Ｒ”と表した）を切替える。
【００１０】再生時において出力端子２６，２７に現れ
るオフセットのレベルは前節Ａで説明したようにレベル
Ｌ１にある。次に記録動作に切替えると制御スイッチ２
４も制御スイッチ２５と同様にＯＦＦとなるので、この
時に出力端子２６，２７に現れるオフセットはアンプ１
９のみのオフセットとなる。図８中のレベルＬ３はこの
オフセットのレベルを示している。再び再生動作に戻る
とオフセットのレベルもレベルＬ１に戻る。
るオフセットのレベルは前節Ａで説明したようにレベル
Ｌ１にある。次に記録動作に切替えると制御スイッチ２
４も制御スイッチ２５と同様にＯＦＦとなるので、この
時に出力端子２６，２７に現れるオフセットはアンプ１
９のみのオフセットとなる。図８中のレベルＬ３はこの
オフセットのレベルを示している。再び再生動作に戻る
とオフセットのレベルもレベルＬ１に戻る。
【００１１】従って、リード・ライト動作の切替えによ
り、出力端子２６，２７に現れるオフセットに変動が生
じる。
り、出力端子２６，２７に現れるオフセットに変動が生
じる。
【００１２】Ｃ．チップディスエーブル切替時（図８
（ｃ）を参照） 信号ＣＤが制御回路３０に入力され、チップディスエー
ブル状態となった時にはアンプ２，５のいずれもＯＦＦ
となる。従ってヘッド３（ＨＤ３）が選択された再生時
においてチップディスエーブル状態となった場合、前節
Ｂの場合と同様のオフセットの変動が出力端子２６，２
７に現れる。
（ｃ）を参照） 信号ＣＤが制御回路３０に入力され、チップディスエー
ブル状態となった時にはアンプ２，５のいずれもＯＦＦ
となる。従ってヘッド３（ＨＤ３）が選択された再生時
においてチップディスエーブル状態となった場合、前節
Ｂの場合と同様のオフセットの変動が出力端子２６，２
７に現れる。
【００１３】以上のように、従来の磁気記録再生回路に
おいては、その出力オフセットが種々のモードの切替に
よって変動するという問題点を有していた。
おいては、その出力オフセットが種々のモードの切替に
よって変動するという問題点を有していた。
【００１４】この発明は上記のような問題点を解消する
ためになされたもので、出力オフセットがモードの切替
によって変動することを抑制する磁気記録再生回路を提
供することを目的とする。
ためになされたもので、出力オフセットがモードの切替
によって変動することを抑制する磁気記録再生回路を提
供することを目的とする。
【００１５】
【課題を解決するための手段】この発明にかかる磁気記
録再生回路は、差動出力端子と、少なくとも一つの、第
１差動信号を出力する出力端を有する第１差動アンプ
と、第１差動信号が入力する入力端と、差動出力端子に
接続される出力端とを有し、第２差動信号を出力する第
２差動アンプと、差動出力端子に接続される出力端を有
し、基準差動信号を出力する基準信号発生部と、第１差
動信号に対して可変の時定数を以て負帰還を与える負帰
還回路と、第１差動アンプの動作と、第２差動アンプの
動作と、基準信号発生部の動作と、負帰還回路の動作と
を制御する制御回路と、を備える。そして制御回路は、
差動出力端子に対して、第２差動信号と基準差動信号と
を、第１差動アンプの動作に同期させて選択的に与え
る。また、制御回路は第１差動アンプの動作開始後の一
定期間において比較的短い時定数を、一定期間以外の第
１差動アンプの動作時において比較的長い時定数をそれ
ぞれ採用して負帰還回路を制御する。
録再生回路は、差動出力端子と、少なくとも一つの、第
１差動信号を出力する出力端を有する第１差動アンプ
と、第１差動信号が入力する入力端と、差動出力端子に
接続される出力端とを有し、第２差動信号を出力する第
２差動アンプと、差動出力端子に接続される出力端を有
し、基準差動信号を出力する基準信号発生部と、第１差
動信号に対して可変の時定数を以て負帰還を与える負帰
還回路と、第１差動アンプの動作と、第２差動アンプの
動作と、基準信号発生部の動作と、負帰還回路の動作と
を制御する制御回路と、を備える。そして制御回路は、
差動出力端子に対して、第２差動信号と基準差動信号と
を、第１差動アンプの動作に同期させて選択的に与え
る。また、制御回路は第１差動アンプの動作開始後の一
定期間において比較的短い時定数を、一定期間以外の第
１差動アンプの動作時において比較的長い時定数をそれ
ぞれ採用して負帰還回路を制御する。
【００１６】
【作用】この発明において負帰還回路は第２差動アンプ
の入力オフセットが小さくなるように負帰還をかける。
これにより、第２差動アンプの出力オフセットはほぼ第
２差動アンプ自身のオフセットのみとなる。モード切替
時以後、この負帰還によって第２差動アンプの出力オフ
セットが十分小さくなるまでの一定期間においては、基
準信号発生部が発生する、出力オフセットの小さな基準
差動信号を、差動出力端子に与える。この一定期間が経
過すると、出力端子には第２差動アンプの出力が伝えら
れる。
の入力オフセットが小さくなるように負帰還をかける。
これにより、第２差動アンプの出力オフセットはほぼ第
２差動アンプ自身のオフセットのみとなる。モード切替
時以後、この負帰還によって第２差動アンプの出力オフ
セットが十分小さくなるまでの一定期間においては、基
準信号発生部が発生する、出力オフセットの小さな基準
差動信号を、差動出力端子に与える。この一定期間が経
過すると、出力端子には第２差動アンプの出力が伝えら
れる。
【００１７】
【実施例】図１はこの発明の一実施例である磁気記録再
生回路のうち、再生回路に関する部分の構成を示したも
のである。ヘッド３（ＨＤ３）及びヘッド６（ＨＤ６）
のセンタタップは共通して接続され、電源４によって電
位ＶCTにバイアスされている。ヘッド３，６はそれぞれ
アンプ２，５の差動入力端に接続されている。アンプ２
の差動出力端は線路９，１０を介して、それぞれ抵抗
７，８の一端に接続されている。アンプ５の差動出力端
は１１，１２を介して、それぞれ抵抗７，８の一端に接
続されている。抵抗７，８の他端は電源１に接続されて
いる。
生回路のうち、再生回路に関する部分の構成を示したも
のである。ヘッド３（ＨＤ３）及びヘッド６（ＨＤ６）
のセンタタップは共通して接続され、電源４によって電
位ＶCTにバイアスされている。ヘッド３，６はそれぞれ
アンプ２，５の差動入力端に接続されている。アンプ２
の差動出力端は線路９，１０を介して、それぞれ抵抗
７，８の一端に接続されている。アンプ５の差動出力端
は１１，１２を介して、それぞれ抵抗７，８の一端に接
続されている。抵抗７，８の他端は電源１に接続されて
いる。
【００１８】線路９及び１１はバッファ１５及び線路１
７を介して、線路１０及び１２はバッファ１６及び線路
１８を介して、出力段アンプ１９の差動入力端に接続さ
れている。アンプ１９の差動出力端の一端は線路２０及
び抵抗２２を介して、他端は線路２１及び抵抗２３を介
して、電源１に接続されている。線路２０，２１にはそ
れぞれ出力端子２６（ＲＤＸ），２７（ＲＤＹ）が設け
られている。
７を介して、線路１０及び１２はバッファ１６及び線路
１８を介して、出力段アンプ１９の差動入力端に接続さ
れている。アンプ１９の差動出力端の一端は線路２０及
び抵抗２２を介して、他端は線路２１及び抵抗２３を介
して、電源１に接続されている。線路２０，２１にはそ
れぞれ出力端子２６（ＲＤＸ），２７（ＲＤＹ）が設け
られている。
【００１９】アンプ４０の差動入力端はショートされて
電源４３によってバイアスされている。アンプ４０の差
動出力端は、線路４１，４２を介してそれぞれ出力端子
２６，２７に接続されている。
電源４３によってバイアスされている。アンプ４０の差
動出力端は、線路４１，４２を介してそれぞれ出力端子
２６，２７に接続されている。
【００２０】アンプ２，５，１９，４０の動作及び停止
はそれぞれ制御スイッチ２４，２５，４４，４５が行な
う。制御スイッチ２４，２５，４４，４５はそれぞれ制
御線２８，２９，５３，５２を介して制御回路５４によ
って制御される。
はそれぞれ制御スイッチ２４，２５，４４，４５が行な
う。制御スイッチ２４，２５，４４，４５はそれぞれ制
御線２８，２９，５３，５２を介して制御回路５４によ
って制御される。
【００２１】オフセット検出回路４６の正入力端８０及
び負入力端８１はそれぞれ線路１７，１８に接続されて
おり、出力端８２は容量４７を介して接地されている。
オフセット検出回路４６は可変電流源５６を備えてい
る。可変電流源５６は制御線５１を介して制御回路５４
によって制御される。
び負入力端８１はそれぞれ線路１７，１８に接続されて
おり、出力端８２は容量４７を介して接地されている。
オフセット検出回路４６は可変電流源５６を備えてい
る。可変電流源５６は制御線５１を介して制御回路５４
によって制御される。
【００２２】オフセット調整回路５５の差動入力端のう
ち、負入力端７１にはオフセット検出回路の出力端８２
が、正入力端７０には電源４８がそれぞれ接続されてい
る。オフセット調整回路５５の差動出力端のうち、正相
出力端７３は線路４９を介して抵抗７の一端と、逆相出
力端７２は線路５０を介して抵抗８の一端とそれぞれ接
続されている。
ち、負入力端７１にはオフセット検出回路の出力端８２
が、正入力端７０には電源４８がそれぞれ接続されてい
る。オフセット調整回路５５の差動出力端のうち、正相
出力端７３は線路４９を介して抵抗７の一端と、逆相出
力端７２は線路５０を介して抵抗８の一端とそれぞれ接
続されている。
【００２３】制御回路５４にはリード・ライト切替信号
Ｒ／Ｗが入力するリード・ライト切替端子３１、ヘッド
セレクト信号ＨＳが入力するヘッドセレクト端子３２、
チップディスエーブル信号ＣＤが入力するチップディス
エーブル制御端子３３が設けられている。
Ｒ／Ｗが入力するリード・ライト切替端子３１、ヘッド
セレクト信号ＨＳが入力するヘッドセレクト端子３２、
チップディスエーブル信号ＣＤが入力するチップディス
エーブル制御端子３３が設けられている。
【００２４】オフセット検出回路４６の内部構成例を図
５に示す。オフセット検出回路４６の正入力端８０，負
入力端８１はそれぞれＮＰＮトランジスタ８３，８４の
ベースに接続される。トランジスタ８３，８４のエミッ
タは共通に接続され電流源５６を介し接地される。トラ
ンジスタ８４のコレクタはＰＮＰトランジスタ８５のコ
レクタに接続され、トランジスタ８５のエミッタは電源
１に、ベースは自身のコレクタおよびＰＮＰトランジス
タ８６のベースにそれぞれ接続されている。トランジス
タ８６のエミッタは電源１に、コレクタはＮＰＮトラン
ジスタ８９のコレクタにそれぞれ接続されている。トラ
ンジスタ８３のコレクタはＰＮＰトランジスタ８７のコ
レクタに接続され、トランジスタ８７のエミッタは電源
１に、ベースは自身のコレクタおよびＰＮＰトランジス
タ８８のベースにそれぞれ接続される。トランジスタ８
８のエミッタは電源１に接続され、コレクタはＮＰＮト
ランジスタ９０のコレクタに接続され、かつ出力端８２
に接続される。トランジスタ８９のベースは自身のコレ
クタおよびトランジスタ９０のベースと接続され、トラ
ンジスタ８９，９０のエミッタは接地される。
５に示す。オフセット検出回路４６の正入力端８０，負
入力端８１はそれぞれＮＰＮトランジスタ８３，８４の
ベースに接続される。トランジスタ８３，８４のエミッ
タは共通に接続され電流源５６を介し接地される。トラ
ンジスタ８４のコレクタはＰＮＰトランジスタ８５のコ
レクタに接続され、トランジスタ８５のエミッタは電源
１に、ベースは自身のコレクタおよびＰＮＰトランジス
タ８６のベースにそれぞれ接続されている。トランジス
タ８６のエミッタは電源１に、コレクタはＮＰＮトラン
ジスタ８９のコレクタにそれぞれ接続されている。トラ
ンジスタ８３のコレクタはＰＮＰトランジスタ８７のコ
レクタに接続され、トランジスタ８７のエミッタは電源
１に、ベースは自身のコレクタおよびＰＮＰトランジス
タ８８のベースにそれぞれ接続される。トランジスタ８
８のエミッタは電源１に接続され、コレクタはＮＰＮト
ランジスタ９０のコレクタに接続され、かつ出力端８２
に接続される。トランジスタ８９のベースは自身のコレ
クタおよびトランジスタ９０のベースと接続され、トラ
ンジスタ８９，９０のエミッタは接地される。
【００２５】オフセット検出回路４６の出力電流は電流
源５６の値に比例して取り出される。
源５６の値に比例して取り出される。
【００２６】オフセット調整回路５５の内部構成例を図
６に示す。正入力端７０はＮＰＮトランジスタ７４のベ
ースに、負入力端７１はＮＰＮトランジスタ７５のベー
スにそれぞれ接続され、トランジスタ７４，７５のコレ
クタはそれぞれ逆相出力端７２，正相出力端７３に接続
されている。トランジスタ７４，７５のエミッタはそれ
ぞれ抵抗７６，７７を介して共通に接続され、その接点
は電流源７８を介して接地される。ここで抵抗７６，７
７は差動出力の利得設定用抵抗であり、零に設定される
場合もある。電流源７８の流す電流を零にするとオフセ
ット調整回路５５はＯＦＦ状態となる。図６に示した構
成はオープンコレクタ型であり、アンプ２，５，１９，
４０においても同様の構成となっている。
６に示す。正入力端７０はＮＰＮトランジスタ７４のベ
ースに、負入力端７１はＮＰＮトランジスタ７５のベー
スにそれぞれ接続され、トランジスタ７４，７５のコレ
クタはそれぞれ逆相出力端７２，正相出力端７３に接続
されている。トランジスタ７４，７５のエミッタはそれ
ぞれ抵抗７６，７７を介して共通に接続され、その接点
は電流源７８を介して接地される。ここで抵抗７６，７
７は差動出力の利得設定用抵抗であり、零に設定される
場合もある。電流源７８の流す電流を零にするとオフセ
ット調整回路５５はＯＦＦ状態となる。図６に示した構
成はオープンコレクタ型であり、アンプ２，５，１９，
４０においても同様の構成となっている。
【００２７】次に、図１に示された再生回路のモード切
替時の動作を説明する。
替時の動作を説明する。
【００２８】Ａ．ヘッド切替時（図２を参照） （１） 再生時にまずヘッド３（ＨＤ３）が選択されて
いる場合（ｔ＜ｔ1）を考える。アンプ２，５はそれぞ
れ制御スイッチ２４，２５によってＯＮ，ＯＦＦとなっ
ている。ヘッド３が選択されてから既に後述する期間Ｔ
が経過していれば、アンプ１９，４０はそれぞれ制御ス
イッチ４４，４５によってＯＮ，ＯＦＦとなっており、
出力端子２６，２７にはアンプ１９の出力が伝えられて
いる。また後述するように、アンプ１９の入力端のオフ
セットは長い時定数τ1 による負帰還のため小さく抑え
られているので出力端子２６，２７に現れるオフセット
は小さく抑えられている。
いる場合（ｔ＜ｔ1）を考える。アンプ２，５はそれぞ
れ制御スイッチ２４，２５によってＯＮ，ＯＦＦとなっ
ている。ヘッド３が選択されてから既に後述する期間Ｔ
が経過していれば、アンプ１９，４０はそれぞれ制御ス
イッチ４４，４５によってＯＮ，ＯＦＦとなっており、
出力端子２６，２７にはアンプ１９の出力が伝えられて
いる。また後述するように、アンプ１９の入力端のオフ
セットは長い時定数τ1 による負帰還のため小さく抑え
られているので出力端子２６，２７に現れるオフセット
は小さく抑えられている。
【００２９】（２） 次にヘッドセレクト端子３２に入
力する信号ＨＳによってヘッド６（ＨＤ６）が選択され
る（ｔ＝ｔ1 ）。即ち制御線２８，２９を介して制御回
路５４が制御スイッチ２４，２５をそれぞれＯＦＦ，Ｏ
Ｎとすることで、アンプ２，５はそれぞれＯＦＦ，ＯＮ
となる。
力する信号ＨＳによってヘッド６（ＨＤ６）が選択され
る（ｔ＝ｔ1 ）。即ち制御線２８，２９を介して制御回
路５４が制御スイッチ２４，２５をそれぞれＯＦＦ，Ｏ
Ｎとすることで、アンプ２，５はそれぞれＯＦＦ，ＯＮ
となる。
【００３０】この際、制御回路５４は制御線５３，５２
を介して制御スイッチ４４，４５をそれぞれＯＦＦ，Ｏ
Ｎとし、アンプ４０の差動出力を出力端子２６，２７に
与える。
を介して制御スイッチ４４，４５をそれぞれＯＦＦ，Ｏ
Ｎとし、アンプ４０の差動出力を出力端子２６，２７に
与える。
【００３１】オフセット検出回路４６は差動入力端８
０，８１に線路１７，１８に伝わる信号を受けて、出力
端８２にアンプ１９の入力端に現れるオフセットを増幅
して出力し、これをオフセット調整回路５５の負入力端
７１に伝える。
０，８１に線路１７，１８に伝わる信号を受けて、出力
端８２にアンプ１９の入力端に現れるオフセットを増幅
して出力し、これをオフセット調整回路５５の負入力端
７１に伝える。
【００３２】オフセット調整回路５５は、オフセット検
出回路４６によって検出されたアンプ１９の入力端のオ
フセットの変動を、低減するように線路４９，５０を介
して負帰還をかける。アンプ１９の入力端のオフセット
は時刻ｔ1 で一旦大きく変動するものの、この負帰還に
よってやがて小さく抑えられてゆく。このオフセットの
抑制を速やかに行うために、負帰還の時定数τ2 は短く
される。
出回路４６によって検出されたアンプ１９の入力端のオ
フセットの変動を、低減するように線路４９，５０を介
して負帰還をかける。アンプ１９の入力端のオフセット
は時刻ｔ1 で一旦大きく変動するものの、この負帰還に
よってやがて小さく抑えられてゆく。このオフセットの
抑制を速やかに行うために、負帰還の時定数τ2 は短く
される。
【００３３】これは時刻ｔ1 で制御回路５４が制御線５
１を介して電流源５６の電流を増大させることにより実
現される。電流源５６の電流が増大することにより、オ
フセット検出回路４６の出力電流値は増大し、この電流
値と容量４７とで定まる負帰還の時定数τ2 は（１）で
述べた時定数τ1 よりも短くなる。
１を介して電流源５６の電流を増大させることにより実
現される。電流源５６の電流が増大することにより、オ
フセット検出回路４６の出力電流値は増大し、この電流
値と容量４７とで定まる負帰還の時定数τ2 は（１）で
述べた時定数τ1 よりも短くなる。
【００３４】アンプ１９の入力端のオフセットの変動の
抑制は速やかに行われるものの、これをそのまま出力端
子へ伝えると、ヘッド切替直後のオフセットの変動が出
力端子に現れてしまう。そのため前述のように制御回路
５４は時刻ｔ1 からアンプ１９の入力端のオフセットが
充分抑制されるまでの一定期間Ｔの間アンプ４０の差動
出力を出力端子２６，２７へ与えるよう制御する。即ち
出力端子２７，２７には、時刻ｔ1 からｔ1 ＋Ｔの間で
は、アンプ４０のオフセットが現れることになる。
抑制は速やかに行われるものの、これをそのまま出力端
子へ伝えると、ヘッド切替直後のオフセットの変動が出
力端子に現れてしまう。そのため前述のように制御回路
５４は時刻ｔ1 からアンプ１９の入力端のオフセットが
充分抑制されるまでの一定期間Ｔの間アンプ４０の差動
出力を出力端子２６，２７へ与えるよう制御する。即ち
出力端子２７，２７には、時刻ｔ1 からｔ1 ＋Ｔの間で
は、アンプ４０のオフセットが現れることになる。
【００３５】この時、アンプ１９のオフセットからアン
プ４０のオフセットへの変動が生じるが、アンプ１９又
はアンプ４０というアンプ１段分のオフセットの変動で
あり、小さく抑えることができる。アンプ４０の差動入
力端は電源４３によって同電位が与えられており、出力
端子２６，２７に現れるオフセットはアンプ１段分のオ
フセットであるから、従来の場合のようなアンプ２及び
アンプ１９、又はアンプ５及びアンプ１９というアンプ
２段分にかかる大きなオフセットの変動は回避すること
ができる。
プ４０のオフセットへの変動が生じるが、アンプ１９又
はアンプ４０というアンプ１段分のオフセットの変動で
あり、小さく抑えることができる。アンプ４０の差動入
力端は電源４３によって同電位が与えられており、出力
端子２６，２７に現れるオフセットはアンプ１段分のオ
フセットであるから、従来の場合のようなアンプ２及び
アンプ１９、又はアンプ５及びアンプ１９というアンプ
２段分にかかる大きなオフセットの変動は回避すること
ができる。
【００３６】時刻ｔ1 ＋Ｔ以後では、アンプ１９の入力
端のオフセットの変動が負帰還によって既に小さく抑え
られているので、ヘッド６からの信号を含んだアンプ１
９の出力を出力端子２６，２７に伝える。即ち、時刻ｔ
1＋Ｔにおいて制御回路５４が制御線５３，５２を介し
て制御スイッチ４４，４５をそれぞれＯＮ，ＯＦＦとす
ることにより、アンプ１９，４０をそれぞれＯＮ，ＯＦ
Ｆする。なお、時刻ｔ1 ＋Ｔ以後でもオフセット検出回
路４６，オフセット調整回路５５によって負帰還は常に
かかっている。但しその時定数τ1 はヘッド切替直後の
時定数τ2 よりも長くする必要がある。さもないとアン
プ１９の入力端に入力されるオフセットのみならず、オ
フセット以外の情報を含んだ信号成分にまで負帰還がか
かってしまい、ヘッド６で読み取られた情報が損なわれ
てしまうためである。時定数を長くするために、制御回
路５４は時刻ｔ1 ＋Ｔにおいて、制御線５１を介して電
流源５６の流す電流値を減少させる。これによりオフセ
ット検出回路４６の出力端に流れる電流値を減少させ、
この電流値と容量４７とで定まる負帰還の時定数τ
1 は、時定数τ2 よりも長くなる。
端のオフセットの変動が負帰還によって既に小さく抑え
られているので、ヘッド６からの信号を含んだアンプ１
９の出力を出力端子２６，２７に伝える。即ち、時刻ｔ
1＋Ｔにおいて制御回路５４が制御線５３，５２を介し
て制御スイッチ４４，４５をそれぞれＯＮ，ＯＦＦとす
ることにより、アンプ１９，４０をそれぞれＯＮ，ＯＦ
Ｆする。なお、時刻ｔ1 ＋Ｔ以後でもオフセット検出回
路４６，オフセット調整回路５５によって負帰還は常に
かかっている。但しその時定数τ1 はヘッド切替直後の
時定数τ2 よりも長くする必要がある。さもないとアン
プ１９の入力端に入力されるオフセットのみならず、オ
フセット以外の情報を含んだ信号成分にまで負帰還がか
かってしまい、ヘッド６で読み取られた情報が損なわれ
てしまうためである。時定数を長くするために、制御回
路５４は時刻ｔ1 ＋Ｔにおいて、制御線５１を介して電
流源５６の流す電流値を減少させる。これによりオフセ
ット検出回路４６の出力端に流れる電流値を減少させ、
この電流値と容量４７とで定まる負帰還の時定数τ
1 は、時定数τ2 よりも長くなる。
【００３７】（３） 次に再びヘッド３（ＨＤ３）が選
択される（ｔ＝ｔ2＞ｔ1 ＋Ｔ）。即ち制御線２８，２
９を介して制御回路５４が制御スイッチ２４，２５をそ
れぞれＯＮ，ＯＦＦとすることで、アンプ２，５はそれ
ぞれＯＮ，ＯＦＦとなる。
択される（ｔ＝ｔ2＞ｔ1 ＋Ｔ）。即ち制御線２８，２
９を介して制御回路５４が制御スイッチ２４，２５をそ
れぞれＯＮ，ＯＦＦとすることで、アンプ２，５はそれ
ぞれＯＮ，ＯＦＦとなる。
【００３８】ヘッド３からヘッド６が選択された場合と
同様、時刻ｔ2 において制御回路５４は制御線５１を介
して電流源５６の電流を増大させ、また制御線５３，５
２を介して制御スイッチ４４，４５をそれぞれＯＦＦ，
ＯＮとし、アンプ４０の差動出力を出力端子２６，２７
に与える。これにより、出力端子２６，２７にはアンプ
４０の、小さなオフセットを出力し、その一方でアンプ
１９の入力端に生じているオフセットを時定数τ2 で速
やかに抑制することができる。そして期間Ｔの経過を待
って、アンプ１９の入力端のオフセットが充分小さくな
った時刻ｔ2 ＋Ｔで、出力端子２７，２７にアンプ１９
の出力を伝え、負帰還の時定数を長くする。
同様、時刻ｔ2 において制御回路５４は制御線５１を介
して電流源５６の電流を増大させ、また制御線５３，５
２を介して制御スイッチ４４，４５をそれぞれＯＦＦ，
ＯＮとし、アンプ４０の差動出力を出力端子２６，２７
に与える。これにより、出力端子２６，２７にはアンプ
４０の、小さなオフセットを出力し、その一方でアンプ
１９の入力端に生じているオフセットを時定数τ2 で速
やかに抑制することができる。そして期間Ｔの経過を待
って、アンプ１９の入力端のオフセットが充分小さくな
った時刻ｔ2 ＋Ｔで、出力端子２７，２７にアンプ１９
の出力を伝え、負帰還の時定数を長くする。
【００３９】つまりヘッド切替後に一定期間を確保し、
負帰還をかけて信号のオフセットの変動を抑制する一
方、その間にオフセットの小さな代替の信号を出力する
ことで、出力端子２６，２７に現れるオフセットの変動
を低減することができる。
負帰還をかけて信号のオフセットの変動を抑制する一
方、その間にオフセットの小さな代替の信号を出力する
ことで、出力端子２６，２７に現れるオフセットの変動
を低減することができる。
【００４０】Ｂ．リード・ライト切替時（図３を参照） （１） あるヘッド、例えばヘッド３（ＨＤ３）が選択
されている場合において、まず再生動作（図中“Ｒ”で
示す）が行なわれている状態（ｔ＜ｔ1 ）を考える。ア
ンプ２，５はそれぞれ制御スイッチ２４，２５によって
ＯＮ，ＯＦＦの状態になっている。再生動作が開始して
から既に期間Ｔが経過していれば、アンプ１９，４０は
それぞれ制御スイッチ４４，４５によってＯＮ，ＯＦＦ
となっている。即ち出力端子２６，２７にはアンプ１９
の出力が伝えられている。この状態では、この実施例の
「Ａ．ヘッド切替時」のところで説明したのと同様、ア
ンプ１９の入力端のオフセットは長い時定数τ1 による
負帰還のため小さく抑えられており、出力端子２６，２
７に現れるオフセットも小さく抑えられている。
されている場合において、まず再生動作（図中“Ｒ”で
示す）が行なわれている状態（ｔ＜ｔ1 ）を考える。ア
ンプ２，５はそれぞれ制御スイッチ２４，２５によって
ＯＮ，ＯＦＦの状態になっている。再生動作が開始して
から既に期間Ｔが経過していれば、アンプ１９，４０は
それぞれ制御スイッチ４４，４５によってＯＮ，ＯＦＦ
となっている。即ち出力端子２６，２７にはアンプ１９
の出力が伝えられている。この状態では、この実施例の
「Ａ．ヘッド切替時」のところで説明したのと同様、ア
ンプ１９の入力端のオフセットは長い時定数τ1 による
負帰還のため小さく抑えられており、出力端子２６，２
７に現れるオフセットも小さく抑えられている。
【００４１】（２） 次に記録動作（図中“Ｗ”で示
す）が行われている状態（ｔ1 ＜ｔ＜ｔ2 ）では、アン
プ１９に伝わった再生信号を出力端子２６，２７に伝え
る必要がなく、アンプ４０の出力が出力端子２６，２７
に伝えられる。即ち時刻ｔ＝ｔ1 でリード・ライト切替
信号Ｒ／Ｗを受けて制御回路５４が制御線５３，５２を
介して制御スイッチ４４，４５をそれぞれＯＦＦ，ＯＮ
とすることにより、アンプ１９，４０がそれぞれＯＦ
Ｆ，ＯＮとなる。既述のようにアンプ４０のオフセット
も小さく抑えられているため、再生動作から記録動作へ
の切替時における出力端子２６，２７のオフセットの変
動を小さく抑えることができる。
す）が行われている状態（ｔ1 ＜ｔ＜ｔ2 ）では、アン
プ１９に伝わった再生信号を出力端子２６，２７に伝え
る必要がなく、アンプ４０の出力が出力端子２６，２７
に伝えられる。即ち時刻ｔ＝ｔ1 でリード・ライト切替
信号Ｒ／Ｗを受けて制御回路５４が制御線５３，５２を
介して制御スイッチ４４，４５をそれぞれＯＦＦ，ＯＮ
とすることにより、アンプ１９，４０がそれぞれＯＦ
Ｆ，ＯＮとなる。既述のようにアンプ４０のオフセット
も小さく抑えられているため、再生動作から記録動作へ
の切替時における出力端子２６，２７のオフセットの変
動を小さく抑えることができる。
【００４２】また、記録動作時では再生信号を読み出さ
ないので、アンプ２もアンプ５と同様に制御スイッチ２
４によってＯＦＦにされる。この時、線路１７，１８に
は情報を含んだ信号成分がのっていないので、負帰還の
時定数は長くても（τ1 ）、短くても（τ2 ）構わな
い。即ち電流源５６の流す電流値は大きくても小さくて
もよい。
ないので、アンプ２もアンプ５と同様に制御スイッチ２
４によってＯＦＦにされる。この時、線路１７，１８に
は情報を含んだ信号成分がのっていないので、負帰還の
時定数は長くても（τ1 ）、短くても（τ2 ）構わな
い。即ち電流源５６の流す電流値は大きくても小さくて
もよい。
【００４３】（３） 次に記録動作から再生動作へと切
り換えた場合（ｔ＝ｔ2 ）、ヘッド切替時の場合と同様
に、一定の期間Ｔを確保し、負帰還をかけて信号のオフ
セットを抑制する一方で、出力端子２６，２７には小さ
なオフセットの代替の信号を出力する。
り換えた場合（ｔ＝ｔ2 ）、ヘッド切替時の場合と同様
に、一定の期間Ｔを確保し、負帰還をかけて信号のオフ
セットを抑制する一方で、出力端子２６，２７には小さ
なオフセットの代替の信号を出力する。
【００４４】具体的には、時刻ｔ＝ｔ2 でリード・ライ
ト切替信号Ｒ／Ｗを受けて、制御回路５４が以下の制御
を行う。（ａ）制御線５１を介して電流源５６に流す電
流を大きくし、負帰還の時定数を短く（τ2 ）する。
（ｂ）制御線２８を介してアンプ２をＯＮにし、ヘッド
３（ＨＤ３）の再生信号を線路１３，１４に伝える。
（ｃ）ｔ1 ＜ｔ＜ｔ2 において既にアンプ１９，４０が
それぞれＯＦＦ，ＯＮとなっているため、ｔ＝ｔ2 でこ
れらのアンプの切替は行なわない。
ト切替信号Ｒ／Ｗを受けて、制御回路５４が以下の制御
を行う。（ａ）制御線５１を介して電流源５６に流す電
流を大きくし、負帰還の時定数を短く（τ2 ）する。
（ｂ）制御線２８を介してアンプ２をＯＮにし、ヘッド
３（ＨＤ３）の再生信号を線路１３，１４に伝える。
（ｃ）ｔ1 ＜ｔ＜ｔ2 において既にアンプ１９，４０が
それぞれＯＦＦ，ＯＮとなっているため、ｔ＝ｔ2 でこ
れらのアンプの切替は行なわない。
【００４５】時定数τ2 による負帰還がオフセット検出
回路４６，オフセット調整回路５５によって行なわれ、
アンプ１９の入力端のオフセットは速やかに小さく抑え
られる。図３においては比較の為、負帰還をかけない場
合のアンプ１９の入力端のオフセットを併記した。時刻
ｔ2 から一定期間Ｔが経過した時刻ｔ2 ＋Ｔには、既に
アンプ１９の入力端のオフセットは負帰還によって小さ
く抑えられているので、出力端子２６，２７にアンプ１
９の出力を伝える。即ち制御回路５４が制御線５３，５
２を介して制御スイッチ４４，４５をそれぞれＯＮ，Ｏ
ＦＦとし、アンプ１９，４０をそれぞれＯＮ，ＯＦＦと
する。出力端子２６，２７には時刻ｔ2 ＋Ｔ以前におい
てはアンプ４０のオフセット、時刻ｔ2 ＋Ｔ以後におい
ては既に低減されたアンプ１９のオフセットが現れるこ
とになり、時刻ｔ2 ＋Ｔにおいてオフセットの変動が生
じるが、ヘッド切替時の場合と同様、従来の場合のよう
なアンプ２段分のオフセットの変動は回避できる。
回路４６，オフセット調整回路５５によって行なわれ、
アンプ１９の入力端のオフセットは速やかに小さく抑え
られる。図３においては比較の為、負帰還をかけない場
合のアンプ１９の入力端のオフセットを併記した。時刻
ｔ2 から一定期間Ｔが経過した時刻ｔ2 ＋Ｔには、既に
アンプ１９の入力端のオフセットは負帰還によって小さ
く抑えられているので、出力端子２６，２７にアンプ１
９の出力を伝える。即ち制御回路５４が制御線５３，５
２を介して制御スイッチ４４，４５をそれぞれＯＮ，Ｏ
ＦＦとし、アンプ１９，４０をそれぞれＯＮ，ＯＦＦと
する。出力端子２６，２７には時刻ｔ2 ＋Ｔ以前におい
てはアンプ４０のオフセット、時刻ｔ2 ＋Ｔ以後におい
ては既に低減されたアンプ１９のオフセットが現れるこ
とになり、時刻ｔ2 ＋Ｔにおいてオフセットの変動が生
じるが、ヘッド切替時の場合と同様、従来の場合のよう
なアンプ２段分のオフセットの変動は回避できる。
【００４６】なお、時刻ｔ2 ＋Ｔ以後ではオフセット以
外の情報を含んだ信号成分の情報を損なうことがないよ
う、負帰還の時定数は長く（τ1）選ばれる。具体的に
は時刻ｔ2 ＋Ｔにおいて、制御回路５４が制御線５１を
介して電流源５６の流す電流値を減少させる。
外の情報を含んだ信号成分の情報を損なうことがないよ
う、負帰還の時定数は長く（τ1）選ばれる。具体的に
は時刻ｔ2 ＋Ｔにおいて、制御回路５４が制御線５１を
介して電流源５６の流す電流値を減少させる。
【００４７】Ｃ．チップディスエーブル切替時（図４を
参照） チップディスエーブル切替時も、リード・ライト切替時
と同様の動作を行なう。
参照） チップディスエーブル切替時も、リード・ライト切替時
と同様の動作を行なう。
【００４８】（１） あるヘッド、例えばヘッド３（Ｈ
Ｄ３）が選択されてる場合、再生時にはアンプ２，５，
１９，４０はそれぞれＯＮ，ＯＦＦ，ＯＮ，ＯＦＦとな
っている。そして長い時定数τ1 を用いてアンプ１９の
入力端子に負帰還がかかっており、出力端子２６，２７
に現れるオフセットは小さく抑えられている。
Ｄ３）が選択されてる場合、再生時にはアンプ２，５，
１９，４０はそれぞれＯＮ，ＯＦＦ，ＯＮ，ＯＦＦとな
っている。そして長い時定数τ1 を用いてアンプ１９の
入力端子に負帰還がかかっており、出力端子２６，２７
に現れるオフセットは小さく抑えられている。
【００４９】（２） 次に時刻ｔ1 においてチップディ
スエーブル信号ＣＤが制御回路５４に入力されると、ア
ンプ２もアンプ５と同様にＯＦＦとなる。従って再生信
号を読み出さない状態となるので、制御回路５４が制御
線５３，５２を介して制御スイッチ４４，４５をそれぞ
れＯＦＦ，ＯＮとし、アンプ１９，４０もそれぞれＯＦ
Ｆ、ＯＮとなる。この実施例の「Ｂ．リード・ライト切
替時」で説明した場合と同様に、アンプ４０のオフセッ
トは小さいため、出力端子２６，２７にアンプ１９の出
力が伝わっても、アンプ４０の出力が伝わってもこれら
のオフセットには大きな差はない。従って、チップディ
スエーブル切替時における出力端子２６，２７のオフセ
ットの変動を小さく抑えることができる。なお、チップ
ディスエーブル状態では線路１７，１８には情報を含ん
だ信号成分がのっていないので、負帰還の時定数は長く
ても（τ1 ）、短くても（τ2 ）構わない。即ち電流源
５６の流す電流源は大きくても小さくてもよい。
スエーブル信号ＣＤが制御回路５４に入力されると、ア
ンプ２もアンプ５と同様にＯＦＦとなる。従って再生信
号を読み出さない状態となるので、制御回路５４が制御
線５３，５２を介して制御スイッチ４４，４５をそれぞ
れＯＦＦ，ＯＮとし、アンプ１９，４０もそれぞれＯＦ
Ｆ、ＯＮとなる。この実施例の「Ｂ．リード・ライト切
替時」で説明した場合と同様に、アンプ４０のオフセッ
トは小さいため、出力端子２６，２７にアンプ１９の出
力が伝わっても、アンプ４０の出力が伝わってもこれら
のオフセットには大きな差はない。従って、チップディ
スエーブル切替時における出力端子２６，２７のオフセ
ットの変動を小さく抑えることができる。なお、チップ
ディスエーブル状態では線路１７，１８には情報を含ん
だ信号成分がのっていないので、負帰還の時定数は長く
ても（τ1 ）、短くても（τ2 ）構わない。即ち電流源
５６の流す電流源は大きくても小さくてもよい。
【００５０】（３） 次に時刻ｔ＝ｔ2 でチップディス
エーブル状態から再生動作へと切替えた場合、制御回路
５４は、記録動作から再生動作への切替の場合と同じ制
御を行う。これにより、時刻ｔ2 ＋Ｔにおいてオフセッ
トの変動が生じるが、従来の場合のような大きなオフセ
ットの変動は回避できる。
エーブル状態から再生動作へと切替えた場合、制御回路
５４は、記録動作から再生動作への切替の場合と同じ制
御を行う。これにより、時刻ｔ2 ＋Ｔにおいてオフセッ
トの変動が生じるが、従来の場合のような大きなオフセ
ットの変動は回避できる。
【００５１】以上のようにして、モード切替時における
出力端子２６，２７のオフセットは低減される。なお、
期間Ｔは長すぎると再生信号の読み取りに支障があるの
で、１〜２μｓ程度が望ましい。
出力端子２６，２７のオフセットは低減される。なお、
期間Ｔは長すぎると再生信号の読み取りに支障があるの
で、１〜２μｓ程度が望ましい。
【００５２】
【発明の効果】以上のように、この発明によれば、モー
ド切替時以後、負帰還によって第２差動アンプの出力オ
フセットを低減し、その出力オフセットが充分小さくな
るまでの間は出力オフセットの小さな基準差動信号を差
動出力端子に与える。そして第２差動アンプの出力オフ
セットが充分小さくなった後で第２差動アンプの出力を
出力端子に伝えるので、モード切替時において出力端子
に発生するオフセットの変動を抑制することができる。
ド切替時以後、負帰還によって第２差動アンプの出力オ
フセットを低減し、その出力オフセットが充分小さくな
るまでの間は出力オフセットの小さな基準差動信号を差
動出力端子に与える。そして第２差動アンプの出力オフ
セットが充分小さくなった後で第２差動アンプの出力を
出力端子に伝えるので、モード切替時において出力端子
に発生するオフセットの変動を抑制することができる。
【図１】この発明の一実施例である磁気記録再生回路の
再生動作に関する部分の回路図である。
再生動作に関する部分の回路図である。
【図２】この発明の一実施例の動作を示すタイミングチ
ャートである。
ャートである。
【図３】この発明の一実施例の動作を示すタイミングチ
ャートである。
ャートである。
【図４】この発明の一実施例の動作を示すタイミングチ
ャートである。
ャートである。
【図５】オフセット検出回路４６の内部構成を示す回路
図である。
図である。
【図６】オフセット調整回路５５の内部構成を示す回路
図である。
図である。
【図７】従来の磁気記録再生回路の再生動作に関する部
分の回路図である。
分の回路図である。
【図８】従来の磁気記録再生回路の動作を示すタイミン
グチャートである。
グチャートである。
２，５，１９，４０ アンプ ２６，２７ 差動出力端子 ４６ オフセット検出回路 ５４ 制御回路 ５５ オフセット調整回路 τ1 ，τ2 時定数
Claims (1)
- 【請求項１】 （ａ）差動出力端子と、 （ｂ）少なくとも一つの、第１差動信号を出力する出力
端を有する第１差動アンプと、 （ｃ）前記第１差動信号が入力する入力端と、前記差動
出力端子に接続される出力端とを有し、第２差動信号を
出力する第２差動アンプと、 （ｄ）前記差動出力端子に接続される出力端を有し、基
準差動信号を出力する基準信号発生部と、 （ｅ）前記第１差動信号に対して可変の時定数を以て負
帰還を与える負帰還回路と、 （ｆ）前記第１差動アンプの動作と、前記第２差動アン
プの動作と、前記基準信号発生部の動作と、前記負帰還
回路の動作とを制御する制御回路と、 を備え、 前記制御回路は、前記差動出力端子に対して、前記第２
差動信号と前記基準差動信号とを、前記第１差動アンプ
の動作に同期させて選択的に与え、 前記制御回路は前記第１差動アンプの動作開始後の一定
期間において比較的短い前記時定数を、前記一定期間以
外の前記第１差動アンプの動作時において比較的長い前
記時定数をそれぞれ採用して前記負帰還回路を制御する
磁気記録再生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3218185A JP2749729B2 (ja) | 1991-08-29 | 1991-08-29 | 磁気記録再生回路 |
| US07/878,517 US5270883A (en) | 1991-08-29 | 1992-05-05 | Magnetic read/write circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3218185A JP2749729B2 (ja) | 1991-08-29 | 1991-08-29 | 磁気記録再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0554535A true JPH0554535A (ja) | 1993-03-05 |
| JP2749729B2 JP2749729B2 (ja) | 1998-05-13 |
Family
ID=16715949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3218185A Expired - Lifetime JP2749729B2 (ja) | 1991-08-29 | 1991-08-29 | 磁気記録再生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5270883A (ja) |
| JP (1) | JP2749729B2 (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| MY112702A (en) * | 1992-10-30 | 2001-08-30 | Sony Corp | Reproducing circuit for a magnetic head. |
| EP0693823B1 (de) * | 1994-07-18 | 2001-04-18 | Infineon Technologies AG | Schaltungsanordnung, insbesondere für digitale Modulationseinrichtungen |
| US5808435A (en) * | 1996-05-28 | 1998-09-15 | Kmy Instruments | Micropositioning device for disk head testing system |
| DE19904377C1 (de) * | 1999-02-03 | 2000-06-29 | Siemens Ag | Verfahren und Schaltungsanordnung zur Kompensationssteuerung von Offsetspannungen einer in einem Schaltungsbaustein integrierten Funkempfangsschaltung |
| DE102012004793B4 (de) * | 2012-03-07 | 2018-03-22 | Audi Ag | Kraftfahrzeug mit einem elektronischen Rückspiegel |
| CN110770081B (zh) * | 2017-06-27 | 2023-05-12 | 株式会社小糸制作所 | 车辆用灯具系统、车辆用灯具的控制装置及车辆用灯具的控制方法 |
| CN109212468A (zh) * | 2017-07-07 | 2019-01-15 | 先进机器人有限公司 | 移动装置的方向定位系统及方法 |
| JP6861620B2 (ja) * | 2017-12-15 | 2021-04-21 | 株式会社シマノ | 検出装置および制御システム |
| CN112150664A (zh) * | 2019-06-28 | 2020-12-29 | Oppo广东移动通信有限公司 | 行车记录仪系统、行车记录仪和移动终端 |
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| CN110696749B (zh) * | 2019-10-22 | 2022-11-11 | 广西玉柴新能源汽车有限公司 | 整车控制器的信号处理电路 |
| CN112896073B (zh) * | 2019-11-19 | 2023-09-19 | 法雷奥汽车内部控制（深圳）有限公司 | 控制系统和控制方法 |
| CN111044982B (zh) * | 2019-12-23 | 2021-09-28 | 广东纳睿雷达科技股份有限公司 | 一种雷达方位定位的方法 |
| FR3107347B1 (fr) * | 2020-02-13 | 2022-01-07 | Continental Automotive | Capteur d’angle pour véhicule automobile. |
| CN113320363B (zh) * | 2020-02-28 | 2022-12-16 | 伟巴斯特车顶供暖系统（上海）有限公司 | 包括通电式天窗玻璃的车辆天窗及车辆 |
| CN111553021B (zh) * | 2020-04-26 | 2022-09-16 | 贵州理工学院 | 一种基于级联干扰观测器的主动悬架系统的设计方法 |
| CN111619651A (zh) * | 2020-06-05 | 2020-09-04 | 延锋汽车饰件系统有限公司 | 方向盘的集成控制器 |
| CN111796272B (zh) * | 2020-06-08 | 2022-09-16 | 桂林电子科技大学 | 穿墙雷达人体图像序列的姿态实时识别方法及计算机设备 |
| CN111950200B (zh) * | 2020-08-11 | 2022-09-30 | 哈电发电设备国家工程研究中心有限公司 | 基于轴心轨迹融合的发电设备故障诊断方法 |
| DE102020210593A1 (de) * | 2020-08-20 | 2022-02-24 | Robert Bosch Gesellschaft mit beschränkter Haftung | Kontaktlinse, Verfahren zur Detektion eines Körperschalls mithilfe einer Kontaktlinse, Verfahren zur Herstellung einer Kontaktlinse |
| CN112129341B (zh) * | 2020-09-03 | 2022-04-12 | 重庆工商大学 | 一种智能超市用具有监控功能便于维护的安检装置 |
| CN112373251B (zh) * | 2020-11-17 | 2024-10-18 | 美新半导体(天津)有限公司 | 一种无电池胎压监测电路、监测系统及监测方法 |
| CN112562103B (zh) * | 2020-11-26 | 2022-04-15 | 东南大学 | 一种多门架协同计费修正方法及系统 |
| JP7521403B2 (ja) * | 2020-12-14 | 2024-07-24 | トヨタ自動車株式会社 | 制御装置、システム、車両、制御装置のプロブラム及び制御装置の動作方法 |
| CN112644232B (zh) * | 2021-01-23 | 2022-10-04 | 江苏惠新知识产权服务有限公司 | 一种基于车联网的电动汽车充气泵及其充气方法 |
| CN112837712B (zh) * | 2021-03-02 | 2022-07-01 | 深圳市忆捷创新科技有限公司 | 一种基于空气流动自动降温的移动硬盘 |
| CN113739795B (zh) * | 2021-06-03 | 2023-10-20 | 东北电力大学 | 一种基于偏振光/惯性/视觉组合导航的水下同步定位与建图方法 |
| CN113639789B (zh) * | 2021-07-20 | 2024-06-04 | 支付宝(杭州)信息技术有限公司 | 检测柜门关闭的系统和方法 |
| CN113799665B (zh) * | 2021-10-29 | 2022-11-22 | 北京经纬恒润科技股份有限公司 | 一种座椅支撑控制方法及装置 |
| CN114482753B (zh) * | 2022-02-15 | 2024-03-08 | 中国商用飞机有限责任公司 | 舱门控制设备、飞机及舱门控制方法 |
| JP7767198B2 (ja) * | 2022-03-18 | 2025-11-11 | 本田技研工業株式会社 | 運転支援装置及び運転支援方法 |
| CN115526344A (zh) * | 2022-06-30 | 2022-12-27 | 武汉小安信息科技有限公司 | 座垫破损检测方法、装置、系统、电子设备和存储介质 |
| CN115329565B (zh) * | 2022-08-09 | 2023-04-07 | 中国电力科学研究院有限公司 | 一种用于复杂电磁场环境的综合评价方法及系统 |
| CN116798204B (zh) * | 2023-08-14 | 2023-11-03 | 成都数智创新精益科技有限公司 | 一种安防方法、装置、设备及存储介质 |
| CN117232471B (zh) * | 2023-11-16 | 2024-01-26 | 四川省亚通工程咨询有限公司 | 一种高速公路隧道巡检系统及方法 |
| CN119988292B (zh) * | 2025-01-17 | 2025-12-02 | 山东云海国创云计算装备产业创新中心有限公司 | 读写操作动态调整方法、装置、设备及介质 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5272210A (en) * | 1975-12-12 | 1977-06-16 | Hitachi Ltd | Preamplifier circuit |
| US4429282A (en) * | 1982-02-08 | 1984-01-31 | Bell Telephone Laboratories, Incorporated | Offset-nulled sample-and-hold amplifier |
| US4833418A (en) * | 1988-09-01 | 1989-05-23 | Archive Corporation | Compensation circuit for nullifying differential offset voltage and regulating common mode voltage of differential signals |
| JPH02246604A (ja) * | 1989-03-20 | 1990-10-02 | Fujitsu Ltd | 多段差動増幅器のオフセット調整回路 |
| FR2677512B1 (fr) * | 1991-06-07 | 1993-08-20 | Cit Alcatel | Circuit amplificateur large bande a controle automatique de gain et de tension de decalage. |
-
1991
- 1991-08-29 JP JP3218185A patent/JP2749729B2/ja not_active Expired - Lifetime
-
1992
- 1992-05-05 US US07/878,517 patent/US5270883A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2749729B2 (ja) | 1998-05-13 |
| US5270883A (en) | 1993-12-14 |
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