JPH0555242A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH0555242A JPH0555242A JP3216900A JP21690091A JPH0555242A JP H0555242 A JPH0555242 A JP H0555242A JP 3216900 A JP3216900 A JP 3216900A JP 21690091 A JP21690091 A JP 21690091A JP H0555242 A JPH0555242 A JP H0555242A
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- JP
- Japan
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- electrode
- electric field
- diffusion layer
- impurity diffusion
- hfe
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- Pending
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Abstract
(57)【要約】
【目的】 トランジスタ等の半導体素子の製造プロセス
で、素子製造が完成した電極形成後の段階で、電気的特
性（ｈＦＥ）値をその狙い値からのずれを補正するため
に、または、当初の予定に対して変化した要求グレード
に追随させる。 【構成】 半導体素子の電極形成後のエミツタ・ベース
に対し、電界印加用治具を使用して電界を印加した状態
でウエハを加熱することにより、不純物拡散層を変位さ
せ、それによりベース幅を微調整して素子の電気的特性
を制御する。
で、素子製造が完成した電極形成後の段階で、電気的特
性（ｈＦＥ）値をその狙い値からのずれを補正するため
に、または、当初の予定に対して変化した要求グレード
に追随させる。 【構成】 半導体素子の電極形成後のエミツタ・ベース
に対し、電界印加用治具を使用して電界を印加した状態
でウエハを加熱することにより、不純物拡散層を変位さ
せ、それによりベース幅を微調整して素子の電気的特性
を制御する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特に半導体素子の電極形成後の不純物拡散に伴う電気的
特性の制御技術に関する。
特に半導体素子の電極形成後の不純物拡散に伴う電気的
特性の制御技術に関する。
【０００２】
【従来の技術】一般にトランジスタ等の半導体素子は、
ウエハ段階の半導体基板の一主面に複数の不純物拡散領
域をつくることによって形成するが、それらの半導体素
子の電気的特性は製造プロセスの早い段階にわかる方が
望ましい。例えば、シリコントランジスタの製造プロセ
スにおいて、トランジスタのｈＦＥ（電流増幅率）の制
御は、通常、エミツタ領域形成工程での拡散処理時間の
変更により行われる。ｈＦＥ制御技術については、特公
昭５６ー６１４３特許公報に記載されている。
ウエハ段階の半導体基板の一主面に複数の不純物拡散領
域をつくることによって形成するが、それらの半導体素
子の電気的特性は製造プロセスの早い段階にわかる方が
望ましい。例えば、シリコントランジスタの製造プロセ
スにおいて、トランジスタのｈＦＥ（電流増幅率）の制
御は、通常、エミツタ領域形成工程での拡散処理時間の
変更により行われる。ｈＦＥ制御技術については、特公
昭５６ー６１４３特許公報に記載されている。
【０００３】すなわち、シリコントランジスタの製造プ
ロセスにおいて、ｈＦＥ制御のこれまでの方法は、図１
のプロセスフローチャートに示される。図１の各工程に
対応する工程断面図は、図２ないし図５にに示される。
プロセスの初期段階として、図２に示すように、Ｎ型シ
リコンウエハ（基板）１の一主面表面にＰ型不純物拡散
層（領域）２を形成してこれをベース領域とする。４は
酸化または拡散プロセスによりウエハ表面に生成された
熱酸化膜（二酸化シリコン膜）である。ホトレジスト技
術により熱酸化膜の一部にエミツタ穴をあけたものをマ
スクとして図３に示すように、Ｎ型不純物拡散層（領
域）３を形成してこれをエミツタ領域とする。
ロセスにおいて、ｈＦＥ制御のこれまでの方法は、図１
のプロセスフローチャートに示される。図１の各工程に
対応する工程断面図は、図２ないし図５にに示される。
プロセスの初期段階として、図２に示すように、Ｎ型シ
リコンウエハ（基板）１の一主面表面にＰ型不純物拡散
層（領域）２を形成してこれをベース領域とする。４は
酸化または拡散プロセスによりウエハ表面に生成された
熱酸化膜（二酸化シリコン膜）である。ホトレジスト技
術により熱酸化膜の一部にエミツタ穴をあけたものをマ
スクとして図３に示すように、Ｎ型不純物拡散層（領
域）３を形成してこれをエミツタ領域とする。
【０００４】図４に示すように、熱酸化膜４の一部にホ
トレジスト技術により電極穴５をあける。然る後にエミ
ツタ穴およびベース穴を通して半導体面に測定針を接触
させるとともに、コレクタ領域面（ウエハの裏面）を試
料台（コレクタ電極に接続）に接して素子の特性（ｈＦ
Ｅ）を検査する。ｈＦＥの値を素子の設計値に合わせる
ためには、Ｎ型不純物拡散層（エミツタ）３の深さ、す
なわち、ベース幅を調整することである。これは一般に
エミツタ拡散処理時間を変えることにより行われる。そ
の後、さらに図５に示すように、Ａｌ（アルミニウム）
電極８を形成することにより、素子の基本的な構造を完
成させる。この状態でｈＦＥ及びその他の電気的特性を
Ａｌ電極８を通して検査する。
トレジスト技術により電極穴５をあける。然る後にエミ
ツタ穴およびベース穴を通して半導体面に測定針を接触
させるとともに、コレクタ領域面（ウエハの裏面）を試
料台（コレクタ電極に接続）に接して素子の特性（ｈＦ
Ｅ）を検査する。ｈＦＥの値を素子の設計値に合わせる
ためには、Ｎ型不純物拡散層（エミツタ）３の深さ、す
なわち、ベース幅を調整することである。これは一般に
エミツタ拡散処理時間を変えることにより行われる。そ
の後、さらに図５に示すように、Ａｌ（アルミニウム）
電極８を形成することにより、素子の基本的な構造を完
成させる。この状態でｈＦＥ及びその他の電気的特性を
Ａｌ電極８を通して検査する。
【０００５】
【発明が解決しようとする課題】従来から行われている
トランジスタ素子の形成方法およびｈＦＥの制御方法に
よれば、次のような問題がある。図１のプロセスにおけ
る特性検査（Ａ）でのｈＦＥ値は、図４に示す工程での
測定針とベース・エミツタ面およびコレクタ面（ウエハ
裏面）との接触の不完全性に起因して、その測定精度は
充分とはいえないものがあり、また、その後のプロセス
での諸変動要因により、例えばＡｌ電極を通しての最終
の特性検査（Ｂ）ではそのｈＦＥに変化した値がでるこ
とがある。すなわち、前の特性検査（Ａ）で良品と判定
された素子ないしウエハであっても、後の検査（Ｂ）で
不良とされる場合が生じることになる。
トランジスタ素子の形成方法およびｈＦＥの制御方法に
よれば、次のような問題がある。図１のプロセスにおけ
る特性検査（Ａ）でのｈＦＥ値は、図４に示す工程での
測定針とベース・エミツタ面およびコレクタ面（ウエハ
裏面）との接触の不完全性に起因して、その測定精度は
充分とはいえないものがあり、また、その後のプロセス
での諸変動要因により、例えばＡｌ電極を通しての最終
の特性検査（Ｂ）ではそのｈＦＥに変化した値がでるこ
とがある。すなわち、前の特性検査（Ａ）で良品と判定
された素子ないしウエハであっても、後の検査（Ｂ）で
不良とされる場合が生じることになる。
【０００６】また、トランジスタのｈＦＥ値を細区分し
てｈＦＥグレード分類をし、それぞれのグレードに対し
て顧客の要求に対応している場合が大半であり、その要
求グレードは顧客の求める目的に従って変化することも
多い。したがって特性検査（Ｂ）において、当初ねらっ
たｈＦＥ値（ｈＦＥグレード）が得られた場合でも、要
求の変化によりそれに対応できなくなることがある。
てｈＦＥグレード分類をし、それぞれのグレードに対し
て顧客の要求に対応している場合が大半であり、その要
求グレードは顧客の求める目的に従って変化することも
多い。したがって特性検査（Ｂ）において、当初ねらっ
たｈＦＥ値（ｈＦＥグレード）が得られた場合でも、要
求の変化によりそれに対応できなくなることがある。
【０００７】解決しようとする問題点は、半導体素子の
電極形成後では基本的な素子構造が一応完成しているた
めに、それ以後にｈＦＥ値を調節することが難しく、要
求の変化に対応できないことである。本発明は電極形成
後のウエハでも、ｈＦＥ値の調整を可能とする技術を提
供することにある。
電極形成後では基本的な素子構造が一応完成しているた
めに、それ以後にｈＦＥ値を調節することが難しく、要
求の変化に対応できないことである。本発明は電極形成
後のウエハでも、ｈＦＥ値の調整を可能とする技術を提
供することにある。
【０００８】
【課題を解決するための手段】本発明は、半導体基板の
一主面に不純物拡散層によるベース・エミツタ領域を形
成し、上記領域表面に抵抗接続による電極を形成した後
において、上記ベースとエミツタの接合部に適当の電界
を印加した状態で、上記電極を損わない程度の温度で熱
処理を行なうことにより、上記不純物拡散層を変位させ
て半導体素子の電気的特性を制御することを特徴とする
ものである。上記方法における熱処理は４００℃〜６０
０℃の温度範囲で温度および時間を調節するものであ
る。上記方法において、電界印加用の複数の電極以外の
対応部以外の部分を絶縁性の保護膜で被覆した電極治具
を使用して電界を印加し、かつ、熱処理を行なうもので
ある。かかる手段をとることによって、シリコン結晶格
子間の結合力を低下させて不純物原子の動き易い状態と
なし、比較的低い温度による熱処理で不純物拡散層を変
位させ、電極形成後であってもｈＦＥ値の調整容易とな
る。
一主面に不純物拡散層によるベース・エミツタ領域を形
成し、上記領域表面に抵抗接続による電極を形成した後
において、上記ベースとエミツタの接合部に適当の電界
を印加した状態で、上記電極を損わない程度の温度で熱
処理を行なうことにより、上記不純物拡散層を変位させ
て半導体素子の電気的特性を制御することを特徴とする
ものである。上記方法における熱処理は４００℃〜６０
０℃の温度範囲で温度および時間を調節するものであ
る。上記方法において、電界印加用の複数の電極以外の
対応部以外の部分を絶縁性の保護膜で被覆した電極治具
を使用して電界を印加し、かつ、熱処理を行なうもので
ある。かかる手段をとることによって、シリコン結晶格
子間の結合力を低下させて不純物原子の動き易い状態と
なし、比較的低い温度による熱処理で不純物拡散層を変
位させ、電極形成後であってもｈＦＥ値の調整容易とな
る。
【０００９】
【実施例】図６および図７は本発明による半導体素子の
製造方法の一実施例における主要工程の断面図である。
この主要工程に先立って、従来の製造プロセス（図１を
参照）に従って、ベース領域、エミツタ領域の形成、電
極穴を通して特性検査（Ａ）、Ａｌ電極形成後の特性検
査（Ｂ）を図８の前半プロセスに示すように、各工程を
完了する。このときのウエハ１に対して、図６に示すよ
うに、電界印加治具９を使用して、ウエハのエミツタ領
域の電極８に対し電界印加治具のエミツタ接続部１０を
接触させ、これとウエハ基板（コレクタ部）１との間に
適当な電圧、たとえば５〜６Ｖをかけることにより電界
印加し、同時に４００℃の熱処理を行なう。電界印加は
半導体素子のｈＦＥ特性の設計値を得る必要なだけの時
間をかけて行なう。
製造方法の一実施例における主要工程の断面図である。
この主要工程に先立って、従来の製造プロセス（図１を
参照）に従って、ベース領域、エミツタ領域の形成、電
極穴を通して特性検査（Ａ）、Ａｌ電極形成後の特性検
査（Ｂ）を図８の前半プロセスに示すように、各工程を
完了する。このときのウエハ１に対して、図６に示すよ
うに、電界印加治具９を使用して、ウエハのエミツタ領
域の電極８に対し電界印加治具のエミツタ接続部１０を
接触させ、これとウエハ基板（コレクタ部）１との間に
適当な電圧、たとえば５〜６Ｖをかけることにより電界
印加し、同時に４００℃の熱処理を行なう。電界印加は
半導体素子のｈＦＥ特性の設計値を得る必要なだけの時
間をかけて行なう。
【００１０】図７は電界印加治具９の別の型のものを使
用する例を示す。この治具にはエミツタ電極に対応する
接続部１０の他にベース電極に対応する接続部１１を有
している。この場合では、２つの接続部１０、１１をエ
ミツタ、ベース各電極８に接触させて、これらの間に５
〜６Ｖの電圧をかけて電界印加すると同時に前記と同様
の熱処理を行なう。この場合も熱処理の温度と時間を変
えることで所要のｈＦＥ値に調整できる。図８は後半の
プロセスに本発明による電界印加工程と熱処理工程を含
めた特性（ｈＦＥ）検査（Ｃ）を加えたフローチャート
図を示すものである。
用する例を示す。この治具にはエミツタ電極に対応する
接続部１０の他にベース電極に対応する接続部１１を有
している。この場合では、２つの接続部１０、１１をエ
ミツタ、ベース各電極８に接触させて、これらの間に５
〜６Ｖの電圧をかけて電界印加すると同時に前記と同様
の熱処理を行なう。この場合も熱処理の温度と時間を変
えることで所要のｈＦＥ値に調整できる。図８は後半の
プロセスに本発明による電界印加工程と熱処理工程を含
めた特性（ｈＦＥ）検査（Ｃ）を加えたフローチャート
図を示すものである。
【００１１】図６、図７に示すように、電界印加治具９
において、エミツタ接続部１０およびベース接続部１１
との間は絶縁性保護膜１２により電気的に分離されると
ともに、それぞれが機械的に保護されている。また、電
界印加治具９は、ウエハの全素子に同時に接続する多電
極構造とするとともに、必要な素子に対してのみ接続
し、所要の素子のみに必要な数量だけ適用することので
きる構造を採用することもできる。
において、エミツタ接続部１０およびベース接続部１１
との間は絶縁性保護膜１２により電気的に分離されると
ともに、それぞれが機械的に保護されている。また、電
界印加治具９は、ウエハの全素子に同時に接続する多電
極構造とするとともに、必要な素子に対してのみ接続
し、所要の素子のみに必要な数量だけ適用することので
きる構造を採用することもできる。
【００１２】
【発明の効果】以上説明したように、本発明の半導体素
子の製造方法によれば、Ａｌ電極を形成した後におい
て、ウエハに印加された電界により、半導体結晶構造中
の不純物拡散が促進される。その結果、ベース幅も変化
し、ｈＦＥ値の微調整が電極形成後においても可能とな
る。
子の製造方法によれば、Ａｌ電極を形成した後におい
て、ウエハに印加された電界により、半導体結晶構造中
の不純物拡散が促進される。その結果、ベース幅も変化
し、ｈＦＥ値の微調整が電極形成後においても可能とな
る。
【００１３】前記した理由により、ｈＦＥの狙いはずれ
のウエハ（不良ウエハ）の救済ができるとともに、当初
の要求に対して狙い通りの特性をもった素子が得られた
場合であっても、後からの顧客の要求による変更に対し
ても、当該ウエハが当面の生産に寄与できるケースでも
同様に対応できる。しかも新たにウエハプロセスを着工
することなく、短い納期に際しても充分に対応できるも
のである。
のウエハ（不良ウエハ）の救済ができるとともに、当初
の要求に対して狙い通りの特性をもった素子が得られた
場合であっても、後からの顧客の要求による変更に対し
ても、当該ウエハが当面の生産に寄与できるケースでも
同様に対応できる。しかも新たにウエハプロセスを着工
することなく、短い納期に際しても充分に対応できるも
のである。
【図１】トランジスタの従来の製造プロセスの例を示す
フローチャート図である。
フローチャート図である。
【図２】トランジスタの製造プロセスにおけるベース形
成時の工程断面図である。
成時の工程断面図である。
【図３】トランジスタの製造プロセスにおけるエミツタ
形成時の工程断面図である。
形成時の工程断面図である。
【図４】トランジスタの製造プロセスにおける電極穴を
通しての特性検査（Ａ）時の工程断面図である。
通しての特性検査（Ａ）時の工程断面図である。
【図５】トランジスタの製造プロセスにおけるＡｌ電極
形成後の特性検査（Ｂ）時の工程断面図である。
形成後の特性検査（Ｂ）時の工程断面図である。
【図６】本発明の一実施例の工程断面図である。
【図７】本発明の他の一実施例の主要工程断面図であ
る。
る。
【図８】本発明の一実施例の主要工程を含むトランジス
タ製造プロセスのフローチャート図（プロセスの前半の
一部省略）である。
タ製造プロセスのフローチャート図（プロセスの前半の
一部省略）である。
１ Ｎ型シリコン基板（ウエハ） ２ Ｐ型不純物（ベース）拡散層 ３ Ｎ型不純物（エミツタ）拡散層 ４ 熱酸化膜 ５ 電極穴 ６ エミツタ・ベース接合 ７ ベース・コレクタの接合 ８ Ａｌ電極 ９ 電界印加用治具 １０ エミツタ接続部 １１ ベース接続部 １２ 絶縁性保護膜
Claims (3)
- 【請求項１】 半導体基板の一主面に不純物拡散層を形
成し、上記不純物拡散層表面に抵抗接続する電極を形成
した後において、上記電極を介して上記不純物拡散層に
外部から電界を印加した状態で電極を損わない程度の温
度で熱処理を行なうことにより、上記不純物拡散層を変
位させて半導体素子の電気的特性を制御することを特徴
とする半導体素子の製造方法。 - 【請求項２】 請求項１の半導体素子の製造方法におい
て、バイポーラトランジスタのベース・エミツタ接合部
に電界を印加した状態で４００℃〜６００℃の温度範囲
で熱処理の温度および時間を調節する。 - 【請求項３】 請求項２の半導体素子の製造方法におい
て、電界印加用電極の対応部以外の部分を絶縁性の保護
膜を被覆した電極治具を使用して電界を印加し、かつ、
熱処理を行なう。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3216900A JPH0555242A (ja) | 1991-08-28 | 1991-08-28 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3216900A JPH0555242A (ja) | 1991-08-28 | 1991-08-28 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555242A true JPH0555242A (ja) | 1993-03-05 |
Family
ID=16695674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3216900A Pending JPH0555242A (ja) | 1991-08-28 | 1991-08-28 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555242A (ja) |
-
1991
- 1991-08-28 JP JP3216900A patent/JPH0555242A/ja active Pending
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