JPH0555363A - 素子分離方法 - Google Patents
素子分離方法Info
- Publication number
- JPH0555363A JPH0555363A JP24037191A JP24037191A JPH0555363A JP H0555363 A JPH0555363 A JP H0555363A JP 24037191 A JP24037191 A JP 24037191A JP 24037191 A JP24037191 A JP 24037191A JP H0555363 A JPH0555363 A JP H0555363A
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Abstract
(57)【要約】
【目的】素子分離用の誘電体膜にバーズビークを発生さ
せず、拡散層の接合容量を小さくし、半導体基板の表面
を平坦にして、微細で、特性が優れており、信頼性も高
い半導体装置の製造を可能にする。 【構成】半導体基板１１のうちで素子活性領域とすべき
部分上にマスク層とその側壁とを形成し、これらのマス
ク層と側壁とをマスクにして形成した溝１６の底部にチ
ャネルストッパ１７を形成すると共に溝１６をＳｉＯ2
膜２１で埋める。側壁を除去した後、マスク層をマスク
にして形成した溝２４をＳｉＯ2 膜２５で埋める。Ｓｉ
Ｏ2 膜２１、２５で素子分離領域が形成され、これらの
ＳｉＯ2 膜２１、２５に囲まれた部分が素子活性領域に
なる。素子活性領域に形成される拡散層とチャネルスト
ッパ１７とは、ＳｉＯ2 膜２５のために離間している。
せず、拡散層の接合容量を小さくし、半導体基板の表面
を平坦にして、微細で、特性が優れており、信頼性も高
い半導体装置の製造を可能にする。 【構成】半導体基板１１のうちで素子活性領域とすべき
部分上にマスク層とその側壁とを形成し、これらのマス
ク層と側壁とをマスクにして形成した溝１６の底部にチ
ャネルストッパ１７を形成すると共に溝１６をＳｉＯ2
膜２１で埋める。側壁を除去した後、マスク層をマスク
にして形成した溝２４をＳｉＯ2 膜２５で埋める。Ｓｉ
Ｏ2 膜２１、２５で素子分離領域が形成され、これらの
ＳｉＯ2 膜２１、２５に囲まれた部分が素子活性領域に
なる。素子活性領域に形成される拡散層とチャネルスト
ッパ１７とは、ＳｉＯ2 膜２５のために離間している。
Description
【０００１】
【産業上の利用分野】本発明は、一つの半導体チップ上
に配置される複数の素子同士を電気的に分離するための
素子分離方法に関するものである。
に配置される複数の素子同士を電気的に分離するための
素子分離方法に関するものである。
【０００２】
【従来の技術】素子分離方法として従来から最も一般的
に用いられている方法は、半導体基板のうちで素子分離
領域とすべき部分の表面のみを選択的に熱酸化して酸化
膜を形成し、誘電体分離を行うＬＯＣＯＳ法である。
に用いられている方法は、半導体基板のうちで素子分離
領域とすべき部分の表面のみを選択的に熱酸化して酸化
膜を形成し、誘電体分離を行うＬＯＣＯＳ法である。
【０００３】
【発明が解決しようとする課題】ところが、ＬＯＣＯＳ
法では、素子分離用の酸化膜の端部にバーズビークが形
成される。このため、バーズビークの分だけ素子活性領
域が小さくなり、予め大きな素子活性領域を確保してお
く必要があるので、微細な半導体装置を製造することが
できない。
法では、素子分離用の酸化膜の端部にバーズビークが形
成される。このため、バーズビークの分だけ素子活性領
域が小さくなり、予め大きな素子活性領域を確保してお
く必要があるので、微細な半導体装置を製造することが
できない。
【０００４】また、バーズビーク下の半導体基板に応力
による結晶欠陥が誘起され、しかも、素子分離領域の酸
化膜下に形成したチャネルストッパと素子活性領域に形
成される拡散層とが接するので拡散層の接合容量が大き
くなり、特性の優れた半導体装置を製造することができ
ない。また、素子分離領域と素子活性領域との段差が大
きく、半導体基板の表面の平坦度が低いので、信頼性の
高い半導体装置を製造することができない。
による結晶欠陥が誘起され、しかも、素子分離領域の酸
化膜下に形成したチャネルストッパと素子活性領域に形
成される拡散層とが接するので拡散層の接合容量が大き
くなり、特性の優れた半導体装置を製造することができ
ない。また、素子分離領域と素子活性領域との段差が大
きく、半導体基板の表面の平坦度が低いので、信頼性の
高い半導体装置を製造することができない。
【０００５】
【課題を解決するための手段】本発明による素子分離方
法は、半導体基板１１のうちで素子活性領域とすべき部
分上にマスク層１３、１４、２２を形成し、このマスク
層１３、１４、２２の側部に側壁１５を形成する工程
と、前記マスク層１３、１４、２２と前記側壁１５とを
マスクにして前記半導体基板１１に第１の溝１６を形成
する工程と、前記第１の溝１６の底部にチャネルストッ
パ１７を形成すると共にこの第１の溝１６を第１の誘電
体２１で埋める工程と、前記側壁１５を除去し、前記マ
スク層１３、１４、２２と前記第１の誘電体２１とをマ
スクにして前記除去で露出した前記半導体基板１１に第
２の溝２４を形成する工程と、前記第２の溝２４を第２
の誘電体２５で埋める工程とを有している。
法は、半導体基板１１のうちで素子活性領域とすべき部
分上にマスク層１３、１４、２２を形成し、このマスク
層１３、１４、２２の側部に側壁１５を形成する工程
と、前記マスク層１３、１４、２２と前記側壁１５とを
マスクにして前記半導体基板１１に第１の溝１６を形成
する工程と、前記第１の溝１６の底部にチャネルストッ
パ１７を形成すると共にこの第１の溝１６を第１の誘電
体２１で埋める工程と、前記側壁１５を除去し、前記マ
スク層１３、１４、２２と前記第１の誘電体２１とをマ
スクにして前記除去で露出した前記半導体基板１１に第
２の溝２４を形成する工程と、前記第２の溝２４を第２
の誘電体２５で埋める工程とを有している。
【０００６】
【作用】本発明による素子分離方法では、第１及び第２
の溝１６、２４を第１及び第２の誘電体２１、２５で埋
めて素子分離領域を形成しているので、半導体基板１１
の表面を熱酸化して素子分離用の酸化膜を形成する場合
の様に誘電体２１、２５にバーズビークが発生すること
がない。このため、素子活性領域が小さくなることがな
く、半導体基板１１に結晶欠陥が誘起されることもな
い。
の溝１６、２４を第１及び第２の誘電体２１、２５で埋
めて素子分離領域を形成しているので、半導体基板１１
の表面を熱酸化して素子分離用の酸化膜を形成する場合
の様に誘電体２１、２５にバーズビークが発生すること
がない。このため、素子活性領域が小さくなることがな
く、半導体基板１１に結晶欠陥が誘起されることもな
い。
【０００７】また、第２の溝２４が素子活性領域と第１
の溝１６と間に形成され、この第２の溝２４が第２の誘
電体２５で埋められるので、第１の溝１６の底部に形成
したチャネルストッパ１７と素子活性領域に形成される
拡散層とが接することがない。このため、拡散層の接合
容量が小さい。
の溝１６と間に形成され、この第２の溝２４が第２の誘
電体２５で埋められるので、第１の溝１６の底部に形成
したチャネルストッパ１７と素子活性領域に形成される
拡散層とが接することがない。このため、拡散層の接合
容量が小さい。
【０００８】また、上述の様に第１及び第２の溝１６、
２４を第１及び第２の誘電体２１、２５で埋めて素子分
離領域を形成しているので、半導体基板１１の表面を熱
酸化して素子分離用の酸化膜を形成する場合に比べて、
素子分離領域と素子活性領域との段差が小さい。このた
め、半導体基板１１の表面の平坦度が高い。
２４を第１及び第２の誘電体２１、２５で埋めて素子分
離領域を形成しているので、半導体基板１１の表面を熱
酸化して素子分離用の酸化膜を形成する場合に比べて、
素子分離領域と素子活性領域との段差が小さい。このた
め、半導体基板１１の表面の平坦度が高い。
【０００９】
【実施例】以下、ＭＯＳトランジスタの製造に適用した
本発明の一実施例を、図１〜１０を参照しながら説明す
る。
本発明の一実施例を、図１〜１０を参照しながら説明す
る。
【００１０】本実施例では、図１に示す様に、まずＳｉ
基板１１の表面を酸化してパッド用のＳｉＯ2 膜１２を
形成する。そして、ＳｉＯ2 膜１２上にＣＶＤ法で多結
晶Ｓｉ膜１３を堆積させ、この多結晶Ｓｉ膜１３の表面
を酸化してＳｉＯ2 膜１４を形成する。
基板１１の表面を酸化してパッド用のＳｉＯ2 膜１２を
形成する。そして、ＳｉＯ2 膜１２上にＣＶＤ法で多結
晶Ｓｉ膜１３を堆積させ、この多結晶Ｓｉ膜１３の表面
を酸化してＳｉＯ2 膜１４を形成する。
【００１１】次に、図２に示す様に、Ｓｉ基板１１のう
ちで素子活性領域とすべき部分上にのみＳｉＯ2 膜１４
と多結晶Ｓｉ膜１３とを残す様に、これらのＳｉＯ2 膜
１４と多結晶Ｓｉ膜１３とをパターニングする。
ちで素子活性領域とすべき部分上にのみＳｉＯ2 膜１４
と多結晶Ｓｉ膜１３とを残す様に、これらのＳｉＯ2 膜
１４と多結晶Ｓｉ膜１３とをパターニングする。
【００１２】次に、図３に示す様に、ＣＶＤ法でＳｉＮ
膜１５を全面に堆積させ、このＳｉＮ膜１５の全面をエ
ッチバックして、ＳｉＮ膜１５から成る側壁を多結晶Ｓ
ｉ膜１３及びＳｉＯ2 膜１４の側部に形成する。
膜１５を全面に堆積させ、このＳｉＮ膜１５の全面をエ
ッチバックして、ＳｉＮ膜１５から成る側壁を多結晶Ｓ
ｉ膜１３及びＳｉＯ2 膜１４の側部に形成する。
【００１３】次に、図４に示す様に、多結晶Ｓｉ膜１３
とＳｉＮ膜１５とをマスクにしてＳｉＯ2 膜１２をエッ
チングして、Ｓｉ基板１１のうちで多結晶Ｓｉ膜１３及
びＳｉＮ膜１５下以外の部分を露出させる。この時、Ｓ
ｉＯ2 膜１４も同時にエッチングされるが、ＳｉＯ2 膜
１２が除去されてもＳｉＯ2 膜１４は除去されない様
に、ＳｉＯ2 膜１４の膜厚を選定しておく。
とＳｉＮ膜１５とをマスクにしてＳｉＯ2 膜１２をエッ
チングして、Ｓｉ基板１１のうちで多結晶Ｓｉ膜１３及
びＳｉＮ膜１５下以外の部分を露出させる。この時、Ｓ
ｉＯ2 膜１４も同時にエッチングされるが、ＳｉＯ2 膜
１２が除去されてもＳｉＯ2 膜１４は除去されない様
に、ＳｉＯ2 膜１４の膜厚を選定しておく。
【００１４】次に、図５に示す様に、ＳｉＯ2 膜１４と
ＳｉＮ膜１５とをマスクにしてＳｉ基板１１を異方性エ
ッチングして、このＳｉ基板１１に溝１６を形成する。
そして、ＳｉＯ2 膜１４と多結晶Ｓｉ膜１３とＳｉＮ膜
１５とをマスクにして、Ｓｉ基板１１と同一導電型の不
純物をこのＳｉ基板１１にイオン注入して、溝１６の底
部にチャネルストッパ１７を形成する。
ＳｉＮ膜１５とをマスクにしてＳｉ基板１１を異方性エ
ッチングして、このＳｉ基板１１に溝１６を形成する。
そして、ＳｉＯ2 膜１４と多結晶Ｓｉ膜１３とＳｉＮ膜
１５とをマスクにして、Ｓｉ基板１１と同一導電型の不
純物をこのＳｉ基板１１にイオン注入して、溝１６の底
部にチャネルストッパ１７を形成する。
【００１５】次に、図６に示す様に、ＣＶＤ法でＳｉＯ
2 膜２１を全面に堆積させ、このＳｉＯ2 膜２１上にレ
ジスト（図示せず）を塗布して、表面を平坦化する。そ
して、このレジストとＳｉＯ2 膜２１、１４とのエッチ
ング速度が互いに等しい条件でこれらのレジストとＳｉ
Ｏ2膜２１、１４とをエッチバックして、溝１６をＳｉ
Ｏ2 膜２１で埋める。
2 膜２１を全面に堆積させ、このＳｉＯ2 膜２１上にレ
ジスト（図示せず）を塗布して、表面を平坦化する。そ
して、このレジストとＳｉＯ2 膜２１、１４とのエッチ
ング速度が互いに等しい条件でこれらのレジストとＳｉ
Ｏ2膜２１、１４とをエッチバックして、溝１６をＳｉ
Ｏ2 膜２１で埋める。
【００１６】次に、図７に示す様に、多結晶Ｓｉ膜１３
の表面を酸化して、この表面にＳｉＯ2 膜２２を形成す
る。この時、ＳｉＮ膜１５の表面も僅かに酸化されて、
この表面にもＳｉＯ2 膜２３が形成される。
の表面を酸化して、この表面にＳｉＯ2 膜２２を形成す
る。この時、ＳｉＮ膜１５の表面も僅かに酸化されて、
この表面にもＳｉＯ2 膜２３が形成される。
【００１７】次に、図８に示す様に、ＳｉＯ2 膜２３の
みが除去される程度にＳｉＯ2 膜２３、２２、２１をエ
ッチングし、更にＳｉＮ膜１５をエッチングで除去す
る。そして、ＳｉＮ膜１５下に存在していたＳｉＯ2 膜
１２のみが除去される程度に、ＳｉＯ2 膜１２、２２、
２１をエッチングして、Ｓｉ基板１１のうちでＳｉＮ膜
１５下に存在していた部分を露出させる。
みが除去される程度にＳｉＯ2 膜２３、２２、２１をエ
ッチングし、更にＳｉＮ膜１５をエッチングで除去す
る。そして、ＳｉＮ膜１５下に存在していたＳｉＯ2 膜
１２のみが除去される程度に、ＳｉＯ2 膜１２、２２、
２１をエッチングして、Ｓｉ基板１１のうちでＳｉＮ膜
１５下に存在していた部分を露出させる。
【００１８】次に、図９に示す様に、ＳｉＯ2 膜２１、
２２をマスクにしてＳｉ基板１１を異方性エッチングし
て、チャネルストッパ１７よりも深い溝２４をＳｉ基板
１１に形成する。
２２をマスクにしてＳｉ基板１１を異方性エッチングし
て、チャネルストッパ１７よりも深い溝２４をＳｉ基板
１１に形成する。
【００１９】次に、図１０に示す様に、ＴＥＯＳを原料
とするプラズマＣＶＤ法でＳｉＯ2 膜２５を全面に堆積
させ、このＳｉＯ2 膜２５上にレジスト（図示せず）を
塗布して、表面を平坦化する。そして、このレジストと
ＳｉＯ2 膜２５、２２とのエッチング速度が互いに等し
い条件でこれらのレジストとＳｉＯ2 膜２５、２２とを
エッチバックして、溝２４をＳｉＯ2 膜２５で埋める。
とするプラズマＣＶＤ法でＳｉＯ2 膜２５を全面に堆積
させ、このＳｉＯ2 膜２５上にレジスト（図示せず）を
塗布して、表面を平坦化する。そして、このレジストと
ＳｉＯ2 膜２５、２２とのエッチング速度が互いに等し
い条件でこれらのレジストとＳｉＯ2 膜２５、２２とを
エッチバックして、溝２４をＳｉＯ2 膜２５で埋める。
【００２０】その後、多結晶Ｓｉ膜１３とＳｉＯ2 膜１
２とを除去して、Ｓｉ基板１１のうちでＳｉＯ2 膜２
５、２１に囲まれている部分を露出させる。この部分が
素子活性領域であるので、この素子活性領域の表面を酸
化して、ＭＯＳトランジスタのゲート酸化膜になるＳｉ
Ｏ2 膜２６を形成する。
２とを除去して、Ｓｉ基板１１のうちでＳｉＯ2 膜２
５、２１に囲まれている部分を露出させる。この部分が
素子活性領域であるので、この素子活性領域の表面を酸
化して、ＭＯＳトランジスタのゲート酸化膜になるＳｉ
Ｏ2 膜２６を形成する。
【００２１】そして、ＭＯＳトランジスタのゲート電極
（図示せず）をＳｉＯ2 膜２６等の上に形成し、ソース
・ドレインになる拡散層（図示せず）を素子活性領域に
形成して、ＭＯＳトランジスタを完成させる。
（図示せず）をＳｉＯ2 膜２６等の上に形成し、ソース
・ドレインになる拡散層（図示せず）を素子活性領域に
形成して、ＭＯＳトランジスタを完成させる。
【００２２】
【発明の効果】本発明による素子分離方法では、素子活
性領域が小さくなることがないので、微細な半導体装置
を製造することができる。また、半導体基板に結晶欠陥
が誘起されることがなく、拡散層の接合容量も小さいの
で、特性の優れた半導体装置を製造することができる。
また、半導体基板の表面の平坦度が高いので、信頼性の
高い半導体装置を製造することができる。
性領域が小さくなることがないので、微細な半導体装置
を製造することができる。また、半導体基板に結晶欠陥
が誘起されることがなく、拡散層の接合容量も小さいの
で、特性の優れた半導体装置を製造することができる。
また、半導体基板の表面の平坦度が高いので、信頼性の
高い半導体装置を製造することができる。
【図１】本発明の一実施例の最初の工程を示す側断面図
である。
である。
【図２】図１に続く工程を示す側断面図である。
【図３】図２に続く工程を示す側断面図である。
【図４】図３に続く工程を示す側断面図である。
【図５】図４に続く工程を示す側断面図である。
【図６】図５に続く工程を示す側断面図である。
【図７】図６に続く工程を示す側断面図である。
【図８】図７に続く工程を示す側断面図である。
【図９】図８に続く工程を示す側断面図である。
【図１０】図９に続く工程を示す側断面図である。
１１ Ｓｉ基板 １３ 多結晶Ｓｉ膜 １４ ＳｉＯ2 膜 １５ ＳｉＮ膜 １６ 溝 １７ チャネルストッパ ２１ ＳｉＯ2 膜 ２２ ＳｉＯ2 膜 ２４ 溝 ２５ ＳｉＯ2 膜
Claims (1)
- 【請求項１】半導体基板のうちで素子活性領域とすべき
部分上にマスク層を形成し、このマスク層の側部に側壁
を形成する工程と、 前記マスク層と前記側壁とをマスクにして前記半導体基
板に第１の溝を形成する工程と、 前記第１の溝の底部にチャネルストッパを形成すると共
にこの第１の溝を第１の誘電体で埋める工程と、 前記側壁を除去し、前記マスク層と前記第１の誘電体と
をマスクにして前記除去で露出した前記半導体基板に第
２の溝を形成する工程と、 前記第２の溝を第２の誘電体で埋める工程とを有する素
子分離方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24037191A JPH0555363A (ja) | 1991-08-27 | 1991-08-27 | 素子分離方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24037191A JPH0555363A (ja) | 1991-08-27 | 1991-08-27 | 素子分離方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555363A true JPH0555363A (ja) | 1993-03-05 |
Family
ID=17058500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24037191A Pending JPH0555363A (ja) | 1991-08-27 | 1991-08-27 | 素子分離方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555363A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414230B1 (ko) * | 1996-12-24 | 2004-03-26 | 주식회사 하이닉스반도체 | 반도체장치의소자분리막형성방법 |
-
1991
- 1991-08-27 JP JP24037191A patent/JPH0555363A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414230B1 (ko) * | 1996-12-24 | 2004-03-26 | 주식회사 하이닉스반도체 | 반도체장치의소자분리막형성방법 |
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