JPH0555385A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0555385A JPH0555385A JP21492391A JP21492391A JPH0555385A JP H0555385 A JPH0555385 A JP H0555385A JP 21492391 A JP21492391 A JP 21492391A JP 21492391 A JP21492391 A JP 21492391A JP H0555385 A JPH0555385 A JP H0555385A
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- Japan
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- wiring
- insulating film
- film
- main component
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- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】凹凸を有する表面に設けたアルミニウムを主成
分とする厚い金属層をウェットエッチング法とドライエ
ッチング法を組み合わせてパターニングし、配線を形成
する際に生じる突起物を除去し、その配線上に設ける絶
縁膜の耐湿性を向上させる。 【構成】表面に凹凸を有する層間絶縁膜４の上に堆積し
たアルミニウム層をウェットエッチングとドライエッチ
ングを組み合わせてパターニングする際に発生するアル
ミニウムを主体とする導電性突起物７を酢酸を主成分と
する溶液により除去した後、保護膜８を形成する。
分とする厚い金属層をウェットエッチング法とドライエ
ッチング法を組み合わせてパターニングし、配線を形成
する際に生じる突起物を除去し、その配線上に設ける絶
縁膜の耐湿性を向上させる。 【構成】表面に凹凸を有する層間絶縁膜４の上に堆積し
たアルミニウム層をウェットエッチングとドライエッチ
ングを組み合わせてパターニングする際に発生するアル
ミニウムを主体とする導電性突起物７を酢酸を主成分と
する溶液により除去した後、保護膜８を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に多層配線を有する半導体装置の製造方法に関
する。
関し、特に多層配線を有する半導体装置の製造方法に関
する。
【０００２】
【従来の技術】従来の半導体装置は、図２（ａ）に示す
ように、トランジスタや素子を形成したシリコン基板１
の上に設けた酸化硅素膜２の上に素子間を結ぶ回路を形
成するための下層の配線３を選択的に形成し、配線３を
含む表面に層間絶縁膜４を形成する。ここで、層間絶縁
膜４はプラズマＣＶＤ法による窒化硅素膜とスピンオン
塗布法による酸化硅素膜とプラズマＣＶＤ法による窒化
硅素膜を順次堆積して設けた３層構造の複合層間絶縁膜
を使用している。次に、層間絶縁膜４の上にスパッタ法
で上層配線形成用のアルミニウム層９を４μｍの厚さに
堆積する。ここでアルミニウム層９の厚さを４μｍにす
るのは配線自身の抵抗を小さくし、電流が流れることに
よる電圧降下を小さくするためであるが、下層の配線３
が近接している部分では層間絶縁膜４の段差のためにア
ルミニウム層が疎に堆積された疎領域９ａを生ずること
がある。
ように、トランジスタや素子を形成したシリコン基板１
の上に設けた酸化硅素膜２の上に素子間を結ぶ回路を形
成するための下層の配線３を選択的に形成し、配線３を
含む表面に層間絶縁膜４を形成する。ここで、層間絶縁
膜４はプラズマＣＶＤ法による窒化硅素膜とスピンオン
塗布法による酸化硅素膜とプラズマＣＶＤ法による窒化
硅素膜を順次堆積して設けた３層構造の複合層間絶縁膜
を使用している。次に、層間絶縁膜４の上にスパッタ法
で上層配線形成用のアルミニウム層９を４μｍの厚さに
堆積する。ここでアルミニウム層９の厚さを４μｍにす
るのは配線自身の抵抗を小さくし、電流が流れることに
よる電圧降下を小さくするためであるが、下層の配線３
が近接している部分では層間絶縁膜４の段差のためにア
ルミニウム層が疎に堆積された疎領域９ａを生ずること
がある。
【０００３】次に、図２（ｂ）に示すように、アルミニ
ウム層９の上にフォトレジスト膜６を塗布してフォトリ
ソグラフィー技術によりパターニングし、回路形成用パ
ターンを形成する。次に、フォトレジスト膜６をマスク
として酢酸を主成分とする溶液によるウエットエッチン
グ法により、アルミニウム層９の厚さの約半分を除去す
る。
ウム層９の上にフォトレジスト膜６を塗布してフォトリ
ソグラフィー技術によりパターニングし、回路形成用パ
ターンを形成する。次に、フォトレジスト膜６をマスク
として酢酸を主成分とする溶液によるウエットエッチン
グ法により、アルミニウム層９の厚さの約半分を除去す
る。
【０００４】次に、図２（ｃ）に示すように、再度フォ
トレジスト膜６をマスクとして四塩化炭素を主成分とす
る腐蝕性ガスによる異方性ドライエッチング法によって
アルミニウム層９の残部を除去し、所望の回路パターン
の上層の配線５を形成する。ここで、ウェットエッチン
グ法とドライエッチング法を組み合わせて用いるのは、
ウェットエッチング法のみでは加工精度が得られず、ま
たドライエッチング法では、加工するアルミニウム配線
の厚さに上限があるためである。ここでウェットエッチ
ングの際に形成されたアルミニウム層９の急峻な斜面が
ドライエッチングで残り導電性の突起物７が形成される
ことがある。
トレジスト膜６をマスクとして四塩化炭素を主成分とす
る腐蝕性ガスによる異方性ドライエッチング法によって
アルミニウム層９の残部を除去し、所望の回路パターン
の上層の配線５を形成する。ここで、ウェットエッチン
グ法とドライエッチング法を組み合わせて用いるのは、
ウェットエッチング法のみでは加工精度が得られず、ま
たドライエッチング法では、加工するアルミニウム配線
の厚さに上限があるためである。ここでウェットエッチ
ングの際に形成されたアルミニウム層９の急峻な斜面が
ドライエッチングで残り導電性の突起物７が形成される
ことがある。
【０００５】次に、図３に示すように、フォトレジスト
膜６を除去した後配線５を含む表面にプラズマＣＶＤ法
により酸化硅素膜等の保護膜８を形成していた。
膜６を除去した後配線５を含む表面にプラズマＣＶＤ法
により酸化硅素膜等の保護膜８を形成していた。
【０００６】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法では、上層の配線をスパッタ法にて形成した
ときに互に近接して配置された下層の配線の間に挟まれ
た領域上には、スパッタ時の影になりアルミニウム層が
付着しにくく、疎に堆積されエッチングレートの大きい
疎領域９ａが形成され、ウェットエッチングの段階で疎
領域９ａはなくなるため図２（ｂ）に示すように急峻な
斜面ができる。この後ドライエッチングを行なうと異方
性エッチングであるため急峻な斜面が保護されて１．５
μｍ程度の大きさの導電性の突起物７ができる。この後
保護膜５をプラズマＣＶＤ法で形成すると、図３に示す
ように突起物７のまわりに実質的に疎な保護膜８が異常
成長し、保護膜８の疎部は耐湿性が悪いため半導体装置
の品質と信頼性を低下させるという問題点があった。
の製造方法では、上層の配線をスパッタ法にて形成した
ときに互に近接して配置された下層の配線の間に挟まれ
た領域上には、スパッタ時の影になりアルミニウム層が
付着しにくく、疎に堆積されエッチングレートの大きい
疎領域９ａが形成され、ウェットエッチングの段階で疎
領域９ａはなくなるため図２（ｂ）に示すように急峻な
斜面ができる。この後ドライエッチングを行なうと異方
性エッチングであるため急峻な斜面が保護されて１．５
μｍ程度の大きさの導電性の突起物７ができる。この後
保護膜５をプラズマＣＶＤ法で形成すると、図３に示す
ように突起物７のまわりに実質的に疎な保護膜８が異常
成長し、保護膜８の疎部は耐湿性が悪いため半導体装置
の品質と信頼性を低下させるという問題点があった。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に下層の配線を設け前記下層の
配線を含む表面に層間絶縁膜を形成する工程と、前記層
間絶縁膜の上にアルミニウムを主成分とする金属層を堆
積する工程と、前記金属層の上にフォトレジスト膜を塗
布してパターニングする工程と、前記フォトレジスト膜
をマスクとしてウェットエッチング法で前記金属層の上
部を除去した後再度前記フォトレジスト膜をマスクとし
てドライエッチング法で前記金属層を除去して上層の配
線を形成する工程と、酸溶液により前記層間絶縁膜上に
残った導電性突起物を除去する工程と、前記フォトレジ
スト膜を除去した後前記上層の配線を含む表面に絶縁膜
を形成する工程とを含んで構成される。
造方法は、半導体基板上に下層の配線を設け前記下層の
配線を含む表面に層間絶縁膜を形成する工程と、前記層
間絶縁膜の上にアルミニウムを主成分とする金属層を堆
積する工程と、前記金属層の上にフォトレジスト膜を塗
布してパターニングする工程と、前記フォトレジスト膜
をマスクとしてウェットエッチング法で前記金属層の上
部を除去した後再度前記フォトレジスト膜をマスクとし
てドライエッチング法で前記金属層を除去して上層の配
線を形成する工程と、酸溶液により前記層間絶縁膜上に
残った導電性突起物を除去する工程と、前記フォトレジ
スト膜を除去した後前記上層の配線を含む表面に絶縁膜
を形成する工程とを含んで構成される。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１（ａ）〜（ｃ）は本発明の一実施例を
説明するための工程順に示した半導体チップの断面図で
ある。
説明するための工程順に示した半導体チップの断面図で
ある。
【００１０】まず、図１（ａ）に示すように、図２
（ａ）〜（ｃ）により説明した従来例と同様の工程で下
層の配線３を含む表面に層間絶縁膜４を形成し、層間絶
縁膜４の上にアルミニウム層をスパッタ法で堆積し、ア
ルミニウム層の上にパターニングして設けたフォトレジ
スト膜６をマスクとして順次にウェットエッチングとド
ライエッチングを行い上層の配線５を形成する。このと
き、アルミニウム層の疎領域をウェットエッチングして
生じた急峻な斜面が異方性ドライエッチングにより残
り、アルミニウムを主成分とする導電性の突起物７が形
成される。
（ａ）〜（ｃ）により説明した従来例と同様の工程で下
層の配線３を含む表面に層間絶縁膜４を形成し、層間絶
縁膜４の上にアルミニウム層をスパッタ法で堆積し、ア
ルミニウム層の上にパターニングして設けたフォトレジ
スト膜６をマスクとして順次にウェットエッチングとド
ライエッチングを行い上層の配線５を形成する。このと
き、アルミニウム層の疎領域をウェットエッチングして
生じた急峻な斜面が異方性ドライエッチングにより残
り、アルミニウムを主成分とする導電性の突起物７が形
成される。
【００１１】次に図１（ｂ）に示すように、酢酸を主成
分とした溶液で数秒間表面処理し、突起物７を除去す
る。
分とした溶液で数秒間表面処理し、突起物７を除去す
る。
【００１２】次に、図１（ｃ）に示すように、フォトレ
ジスト膜６を除去した後、配線５を含む表面にプラズマ
ＣＶＤ法により酸化硅素膜又は窒化硅素膜等の保護膜８
を堆積する。ここで突起物７が除去されているため、プ
ラズマＣＶＤによる保護膜形成時の異常成長が起こらず
耐湿性を低下させる要因となる保護膜の疎部の発生を防
止して半導体装置の信頼性を向上させることができる。
ジスト膜６を除去した後、配線５を含む表面にプラズマ
ＣＶＤ法により酸化硅素膜又は窒化硅素膜等の保護膜８
を堆積する。ここで突起物７が除去されているため、プ
ラズマＣＶＤによる保護膜形成時の異常成長が起こらず
耐湿性を低下させる要因となる保護膜の疎部の発生を防
止して半導体装置の信頼性を向上させることができる。
【００１３】
【発明の効果】以上説明したように本発明は、上層の配
線をウェットエッチング法とドライエッチング法とを組
み合わせてパターニングする際に生じた突起物を酸溶液
により除去することにより、その後の保護膜を形成する
際に生じる異常成長とそれによる疎部を生じさせること
を防止して耐湿性を向上させ、半導体装置の品質と信頼
性を向上させることができるという効果を有する。
線をウェットエッチング法とドライエッチング法とを組
み合わせてパターニングする際に生じた突起物を酸溶液
により除去することにより、その後の保護膜を形成する
際に生じる異常成長とそれによる疎部を生じさせること
を防止して耐湿性を向上させ、半導体装置の品質と信頼
性を向上させることができるという効果を有する。
【図１】本発明の一実施例を説明するための工程順に示
した半導体チップの断面図。
した半導体チップの断面図。
【図２】従来の半導体装置の製造方法を説明するための
工程順に示した半導体チップの断面図。
工程順に示した半導体チップの断面図。
【図３】従来の半導体装置の製造方法を説明するための
工程順に示した半導体チップの断面図。
工程順に示した半導体チップの断面図。
１ シリコン基板 ２ 酸化硅素膜 ３，５ 配線 ４ 層間絶縁膜 ６ フォトレジスト膜 ７ 突起物 ８ 保護膜 ９ アルミニウム層 ９ａ 疎領域
Claims (2)
- 【請求項１】 半導体基板上に下層の配線を設け前記下
層の配線を含む表面に層間絶縁膜を形成する工程と、前
記層間絶縁膜の上にアルミニウムを主成分とする金属層
を堆積する工程と、前記金属層の上にフォトレジスト膜
を塗布してパターニングする工程と、前記フォトレジス
ト膜をマスクとしてウェットエッチング法で前記金属層
の上部を除去した後再度前記フォトレジスト膜をマスク
としてドライエッチング法で前記金属層を除去して上層
の配線を形成する工程と、酸溶液により前記層間絶縁膜
上に残った導電性突起物を除去する工程と、前記フォト
レジスト膜を除去した後前記上層の配線を含む表面に絶
縁膜を形成する工程とを含むことを特徴とする半導体装
置の製造方法。 - 【請求項２】 酸溶液が酢酸を主成分としたエッチグ液
である請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214923A JP2991388B2 (ja) | 1991-08-27 | 1991-08-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214923A JP2991388B2 (ja) | 1991-08-27 | 1991-08-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555385A true JPH0555385A (ja) | 1993-03-05 |
| JP2991388B2 JP2991388B2 (ja) | 1999-12-20 |
Family
ID=16663821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3214923A Expired - Lifetime JP2991388B2 (ja) | 1991-08-27 | 1991-08-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2991388B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9006703B2 (en) | 2013-07-31 | 2015-04-14 | International Business Machines Corporation | Method for reducing lateral extrusion formed in semiconductor structures and semiconductor structures formed thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133647A (ja) * | 1986-11-26 | 1988-06-06 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH02275627A (ja) * | 1989-01-18 | 1990-11-09 | Toshiba Corp | 半導体装置の製造方法 |
-
1991
- 1991-08-27 JP JP3214923A patent/JP2991388B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133647A (ja) * | 1986-11-26 | 1988-06-06 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH02275627A (ja) * | 1989-01-18 | 1990-11-09 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9006703B2 (en) | 2013-07-31 | 2015-04-14 | International Business Machines Corporation | Method for reducing lateral extrusion formed in semiconductor structures and semiconductor structures formed thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2991388B2 (ja) | 1999-12-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980203 |