JPH0555562U - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH0555562U
JPH0555562U JP106402U JP10640291U JPH0555562U JP H0555562 U JPH0555562 U JP H0555562U JP 106402 U JP106402 U JP 106402U JP 10640291 U JP10640291 U JP 10640291U JP H0555562 U JPH0555562 U JP H0555562U
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JP
Japan
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semiconductor chip
integrated circuit
semiconductor integrated
insulating substrate
bonding pad
Prior art date
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JP106402U
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English (en)
Inventor
秋範 佃
尚士 西村
康 川上
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Publication date
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Publication of JPH0555562U publication Critical patent/JPH0555562U/ja
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    • H10W72/50Bond wires
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10W72/071Connecting or disconnecting
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    • H10W72/932Plan-view shape, i.e. in top view
    • HELECTRICITY
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  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 半導体チップ内のすべての位置にあるパッド
から半導体集積回路用容器の信号伝送用配線までのワイ
ヤを短く一定に接続可能にする。 【構成】 半導体集積回路装置において、表面の所望の
位置にボンディングパッド22が形成される半導体チッ
プ21と、ボンディングパッド22の位置に穴31が形
成され、該穴の近傍まで信号伝送用配線32が配線され
るとともに、裏面にメタルが設けられる絶縁基板30と
を設け、半導体チップ21の表面に絶縁基板30を接着
剤23を前記メタルを介して固着し、絶縁基板30上の
信号伝送用配線と半導体チップ21のボンディングパッ
ド22とをワイヤボンディング法にて接続する。

Description

【考案の詳細な説明】
【0001】
【産業上の利用分野】
本考案は、半導体集積回路装置に関するものである。
【0002】
【従来の技術】
従来、このような分野の技術としては、例えば特開平3−16250号を挙げ ることができる。 すなわち、半導体集積回路装置において、半導体チップと外周回路基板間の信 号の入出力は、通常、半導体集積回路用容器を通して行なわれる。半導体チップ と半導体集積回路用容器内の信号伝送用配線との接続は、電極構造が簡単で接続 に自由度があるワイヤボンディング法が主流を占めている。
【0003】 図5は従来の半導体集積回路用容器の一構成例を示す図であり、図5(a)は 上面図、図5(b)は断面図である。 この図に示すように、第1層目のリードフレーム1と第2層目のリードフレー ム2を有する二段式のリードフレーム構造になっており、インナーリード側の面 積を小さくして、半導体集積回路用容器の小型化を図るものであった。
【0004】 なお、図1において、3は半導体チップ、4は半導体チップ3のパッド電極、 5はボンディングワイヤである。
【0005】
【考案が解決しようとする課題】
しかしながら、上記構成の容器では、搭載する半導体チップのボンディングパ ッドを半導体チップの周辺に設ける必要があり、半導体技術の進展に伴う回路パ ターンの高密度化や大容量化によるパッド数の増大に伴い、図6に示すように、 アクティブエリア6よりボンディングパッド4を有するボンディングパッドエリ ア7が増大し、半導体チップの縮小化ができないという問題点があった。
【0006】 また、図7に示すように、アクティブエリア16とボンディングエリアを最適 化した半導体チップに対してのワイヤボンディングでは、一部ワイヤの長い箇所 があり、信頼性に問題がある。なお、図7において、11は第1層目のリードフ レーム、12は第2層目のリードフレーム、13は半導体チップ、14は半導体 チップのパッド電極、15はボンディングワイヤである。
【0007】 本考案は、従来の半導体集積回路用容器で、搭載に不向きな半導体チップの中 央部にパッドがある半導体チップや、一部に集中してパッドがある半導体チップ の搭載を可能にし、半導体チップ内のすべての位置にあるパッドから、半導体集 積回路用容器の信号伝送用配線までのワイヤを短く一定に接続し、信頼性に優れ た半導体集積回路装置を提供することを目的とする。
【0008】
【課題を解決するための手段】
本考案は、上記目的を達成するために、半導体集積回路装置において、表面の 所望の位置にボンディングパッドが形成される半導体チップと、前記ボンディン グパッドの位置に穴が形成され、該穴の近傍まで信号伝送用配線が配線されると ともに、裏面にメタルが設けられる絶縁基板とを設け、前記半導体チップの表面 に該絶縁基板を接着剤を前記メタルを介して固着し、前記絶縁基板上の信号伝送 用配線と前記半導体チップのボンディングパッドとをワイヤボンディング法にて 接続するようにしたものである。
【0009】
【作用】
本考案によれば、上記したように、半導体チップのボンディングパッドと同じ 位置に、穴を開けた絶縁基板を配置し、その絶縁基板の穴の近傍にまで信号伝送 用配線を設け、メタルを設けた絶縁基板の裏面に半導体チップ表面側を接着剤で 固定する。
【0010】 したがって、搭載する半導体チップのボンディングパッドの位置を自由に設計 するでき、半導体チップのアクティブエリアとボンディングパッドエリアの最適 化が可能であり、半導体チップの低コスト化を図ることができる。 また、半導体チップの通電動作によって発熱する半導体チップ表面を絶縁基板 に接続することから、従来の半導体チップ裏面接続に比べて、熱伝導が良く、冷 却効果を高めることができる。
【0011】
【実施例】
以下、本考案の実施例を図面を参照しながら詳細に説明する。 図1は本考案の実施例を示す半導体集積回路装置の部分平面図、図2は図1の A−A線断面図である。 これらの図に示すように、半導体チップ21の表面側と絶縁基板30の裏面の 熱伝導を良好にするメタル34が接着剤23で接続され、絶縁基板30の半導体 チップ21のボンディングパッド22が位置する箇所に形成される穴31を通し て絶縁基板30の表面の信号伝送用配線32と半導体チップ21のボンディング パッド22をボンディングワイヤ33で接続する。
【0012】 この図から理解されるように、絶縁基板30の穴31を半導体チップ21のボ ンディングパッド22の位置に合わせて配置し、信号伝送用配線32を半導体チ ップ21のボンディングパッド22の位置に合わせるように、前記穴31の縁ま で延ばすことにより、半導体チップ21内のあらゆる位置のボンディングパッド 22と信号伝送用配線32を短いボンディングワイヤ33にて接続が可能である 。
【0013】 上記のように、半導体チップ21の表面側と絶縁基板30の裏面の熱伝導を良 好にするメタル34が接着剤23で接続されるようにしているので、半導体チッ プ21から発生する熱を有効に放熱することができる。 図3は本考案の半導体装置の封止状態を示す断面図である。 この図に示すように、上述のようにして得られた半導体集積回路装置をケース 40で覆い、接着剤41で絶縁基板30に接着し封止する。
【0014】 図4は本考案の他の半導体集積回路装置の封止状態を示す断面図である。 この図に示すように、上述のようにして得られた半導体集積回路装置を封止樹 脂50でモールド封止する。 また、本考案は上記実施例に限定されるものではなく、本考案の趣旨に基づき 種々の変形が可能であり、それらを本考案の範囲から排除するものではない。
【0015】
【考案の効果】
以上、詳細に説明したように、本考案によれば、半導体チップのボンディング パッドと同じ位置に、穴を開けた絶縁基板を配置し、その絶縁基板の穴の近傍に まで信号伝送用配線を設け、メタルを設けた絶縁基板の裏面に半導体チップ表面 側を接着剤で固定する構造としたので、搭載する半導体チップのボンディングパ ッドの位置を自由に設計することができ、半導体チップのアクティブエリアとボ ンディングパッドエリアの最適化が可能であり、半導体チップの低コスト化を図 ることができる。
【0016】 また、半導体チップの通電動作によって発熱する半導体チップ表面を絶縁基板 に接続することから、従来の半導体チップ裏面接続に比べて、熱伝導が良く、冷 却効果を高めることができる。
【図面の簡単な説明】
【図1】本考案の実施例を示す半導体集積回路装置の部
分平面図である。
【図2】図2は図1のA−A線断面図である。
【図3】本考案の半導体集積回路装置の封止状態を示す
断面図である。
【図4】本考案の他の半導体集積回路装置の封止状態を
示す断面図である。
【図5】従来の半導体集積回路用容器の一構成例を示す
図である。
【図6】従来の搭載半導体チップのボンディングパッド
とアクティブエリアの関係を示す図である。
【図7】従来のアクティブエリアとボンディングエリア
を最適化した半導体チップに対してのワイヤボンディン
グ状態を示す部分平面図である。
【符号の説明】
21 半導体チップ 22 ボンディングパッド 23 接着剤 30 絶縁基板 31 穴 32 信号伝送用配線 33 ボンディングワイヤ 34 メタル 40 ケース 41 接着剤 50 封止樹脂

Claims (3)

    【実用新案登録請求の範囲】
  1. 【請求項1】(a)表面の所望の位置にボンディングパ
    ッドが形成される半導体チップと、 (b)前記ボンディングパッドの位置に穴が形成され、
    該穴の近傍まで信号伝送用配線が配線されるとともに、
    裏面にメタルが設けられる絶縁基板とを設け、 (c)前記半導体チップの表面に該絶縁基板を接着剤を
    前記メタルを介して固着し、前記絶縁基板上の信号伝送
    用配線と前記半導体チップのボンディングパッドとをワ
    イヤボンディング法にて接続することを特徴とする半導
    体集積回路装置。
  2. 【請求項2】 前記信号伝送用配線が多層基板で構成さ
    れる請求項1記載の半導体集積回路装置。
  3. 【請求項3】 前記信号伝送用配線がマイクロストリッ
    プラインで構成される請求項1記載の半導体集積回路装
    置。
JP106402U 1991-12-24 1991-12-24 半導体集積回路装置 Withdrawn JPH0555562U (ja)

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JPH0555562U true JPH0555562U (ja) 1993-07-23

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH088385A (ja) * 1994-06-23 1996-01-12 Nec Kyushu Ltd 樹脂封止型半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH088385A (ja) * 1994-06-23 1996-01-12 Nec Kyushu Ltd 樹脂封止型半導体装置

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Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19960404