JPH05235750A - クロック信号位相同期装置 - Google Patents
クロック信号位相同期装置Info
- Publication number
- JPH05235750A JPH05235750A JP4030409A JP3040992A JPH05235750A JP H05235750 A JPH05235750 A JP H05235750A JP 4030409 A JP4030409 A JP 4030409A JP 3040992 A JP3040992 A JP 3040992A JP H05235750 A JPH05235750 A JP H05235750A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- signal
- frequency
- timing
- frequency divider
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 位相同期の際の同期精度を平均的には０に近
づけ、且つ、同期精度の最大値を、元になるクロック信
号の半周期とゲート遅延時間の合算に短縮する。 【構成】 分周器リセットタイミング作成カウンタ２は
周波数の比が整数となる二つの非同期クロック信号Ａ、
Ｂ中の高い周波数のクロック信号Ａに対する低い周波数
のクロック信号Ｂの分周比ｎまたはｎ−１を計数する。
分周器１がクロック信号Ａを分周する。また、ラッチ回
路３ではクロック信号Ｂの信号レベルの変化点でクロッ
ク信号Ａの信号レベルを保持する。クロック信号Ｃの信
号レベルの変化のタイミングをクロック信号Ｂの変化タ
イミング以前に得て、クロック信号Ｃをクロック信号Ａ
の近い方の変化タイミングで同期させる。
づけ、且つ、同期精度の最大値を、元になるクロック信
号の半周期とゲート遅延時間の合算に短縮する。 【構成】 分周器リセットタイミング作成カウンタ２は
周波数の比が整数となる二つの非同期クロック信号Ａ、
Ｂ中の高い周波数のクロック信号Ａに対する低い周波数
のクロック信号Ｂの分周比ｎまたはｎ−１を計数する。
分周器１がクロック信号Ａを分周する。また、ラッチ回
路３ではクロック信号Ｂの信号レベルの変化点でクロッ
ク信号Ａの信号レベルを保持する。クロック信号Ｃの信
号レベルの変化のタイミングをクロック信号Ｂの変化タ
イミング以前に得て、クロック信号Ｃをクロック信号Ａ
の近い方の変化タイミングで同期させる。
Description
【０００１】
【産業上の利用分野】周波数比が整数、且つ、非同期で
ある複数のクロック信号に対して、比較して周波数の高
い方のクロック信号に、低い方のクロック信号を同期さ
せるクロック信号位相同期装置に関する。
ある複数のクロック信号に対して、比較して周波数の高
い方のクロック信号に、低い方のクロック信号を同期さ
せるクロック信号位相同期装置に関する。
【０００２】
【従来の技術】図３は、この種の従来のクロック信号位
相同期装置の構成を示している。図３において、６はク
ロック信号Ａを分周してクロック信号Ｃを得る分周器、
７は位相同期指示信号がアクティブ状態の場合に開くゲ
ート回路である。
相同期装置の構成を示している。図３において、６はク
ロック信号Ａを分周してクロック信号Ｃを得る分周器、
７は位相同期指示信号がアクティブ状態の場合に開くゲ
ート回路である。
【０００３】次に、この構成の動作について説明する。
図４（ａ）（ｂ）（ｃ）（ｄ）（ｅ）（ｆ）（ｇ）
（ｈ）は処理信号のタイミングを示している。
図４（ａ）（ｂ）（ｃ）（ｄ）（ｅ）（ｆ）（ｇ）
（ｈ）は処理信号のタイミングを示している。
【０００４】先ず、クロック信号Ｂの立ち上がりで同期
させる場合は、図３中の位相同期指示信号がアクティブ
状態でゲート回路７が開き、図４（ａ）、（ｃ）に示す
ようにクロック信号Ｂが立ち上がる。この立ち上がりを
トリガとして分周器６をリセットするとともに図４
（ｂ）、（ｄ）のようにクロック信号Ｃを立ち上げる。
させる場合は、図３中の位相同期指示信号がアクティブ
状態でゲート回路７が開き、図４（ａ）、（ｃ）に示す
ようにクロック信号Ｂが立ち上がる。この立ち上がりを
トリガとして分周器６をリセットするとともに図４
（ｂ）、（ｄ）のようにクロック信号Ｃを立ち上げる。
【０００５】また、クロック信号Ｂの立ち下がりで同期
させる場合も同様である。すなわち、図４（ｅ）、
（ｇ）の場合、図４（ｆ）、（ｈ）のように同期させ
る。
させる場合も同様である。すなわち、図４（ｅ）、
（ｇ）の場合、図４（ｆ）、（ｈ）のように同期させ
る。
【０００６】このようにして、従来のクロック信号位相
同期装置でもクロック信号の位相同期が行われる。
同期装置でもクロック信号の位相同期が行われる。
【０００７】
【発明の解決しようとする課題】しかしながら、従来例
のクロック信号位相同期装置では、元になるクロック信
号Ｂの信号レベル変化をトリガとしてクロック信号Ｃの
信号レベルを変化させるため、クロック信号Ｃの位相が
クロック信号Ｂに対して必ず遅れることになり位相同期
を繰り返した場合にクロック信号Ｂに対するクロック信
号Ｃが除々に遅相となる欠点がある。さらに、位相同期
の精度の最大値もクロック信号Ａの１周期とゲート遅延
時間の合算になるという欠点がある。
のクロック信号位相同期装置では、元になるクロック信
号Ｂの信号レベル変化をトリガとしてクロック信号Ｃの
信号レベルを変化させるため、クロック信号Ｃの位相が
クロック信号Ｂに対して必ず遅れることになり位相同期
を繰り返した場合にクロック信号Ｂに対するクロック信
号Ｃが除々に遅相となる欠点がある。さらに、位相同期
の精度の最大値もクロック信号Ａの１周期とゲート遅延
時間の合算になるという欠点がある。
【０００８】本発明は、このような従来の課題を解決す
るものであり、同期精度を平均的には０に近づけるとと
もに、同期精度の最大値を元になるクロック信号の半周
期とゲート遅延時間の合算に短縮できる優れたクロック
信号位相同期装置を提供することを目的とする。
るものであり、同期精度を平均的には０に近づけるとと
もに、同期精度の最大値を元になるクロック信号の半周
期とゲート遅延時間の合算に短縮できる優れたクロック
信号位相同期装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するため
に、本発明のクロック信号位相同期装置は、周波数比が
整数とともに非同期の高い周波数の第１のクロック信号
に対する低い周波数の第２のクロック信号の分周比ｎま
たはｎ−１を計数する分周器リセットタイミング作成カ
ウンタと、第１のクロック信号を分周して出力クロック
信号を送出する分周器と、第２のクロック信号の信号レ
ベルの変化点で第１のクロック信号の信号レベルを保持
するラッチ回路とを有し、出力クロック信号の信号レベ
ルの変化のタイミングを第２のクロック信号の変化タイ
ミング以前に得て出力クロック信号を第１のクロック信
号の近い方の変化タイミングで同期させることを特徴と
するものである。
に、本発明のクロック信号位相同期装置は、周波数比が
整数とともに非同期の高い周波数の第１のクロック信号
に対する低い周波数の第２のクロック信号の分周比ｎま
たはｎ−１を計数する分周器リセットタイミング作成カ
ウンタと、第１のクロック信号を分周して出力クロック
信号を送出する分周器と、第２のクロック信号の信号レ
ベルの変化点で第１のクロック信号の信号レベルを保持
するラッチ回路とを有し、出力クロック信号の信号レベ
ルの変化のタイミングを第２のクロック信号の変化タイ
ミング以前に得て出力クロック信号を第１のクロック信
号の近い方の変化タイミングで同期させることを特徴と
するものである。
【００１０】
【作用】したがって、本発明のクロック信号位相同期装
置は、出力クロック信号の信号レベルの変化のタイミン
グを第２のクロック信号の変化タイミング以前に得て、
出力クロック信号を第１のクロック信号の近い方の変化
タイミングで同期するようにしているため、位相同期の
際の同期精度が平均的に０に近づくとともに、同期精度
の最大値を第１のクロック信号の半周期とゲート遅延時
間の合算に抑えることができる。
置は、出力クロック信号の信号レベルの変化のタイミン
グを第２のクロック信号の変化タイミング以前に得て、
出力クロック信号を第１のクロック信号の近い方の変化
タイミングで同期するようにしているため、位相同期の
際の同期精度が平均的に０に近づくとともに、同期精度
の最大値を第１のクロック信号の半周期とゲート遅延時
間の合算に抑えることができる。
【００１１】
【実施例】以下、本発明のクロック信号位相同期装置の
実施例について図面をもとに説明する。
実施例について図面をもとに説明する。
【００１２】図１は実施例の構成を示している。図１に
おいて、１はクロック信号Ａをｎ分周してクロック信号
Ｃを得るための分周器である。２はクロック信号Ｂに対
するクロック信号Ａの分周比ｎまたはｎ−１までカウン
トする分周器リセットタイミング作成カウンタであり、
ｎまたはｎ−１までカウントした場合に分周器１をリセ
ットする。３はクロック信号Ｂの立ち下がりでクロック
信号Ａの信号レベルを保持するラッチ回路であり、分周
器リセットタイミング作成カウンタ２が分周器１をリセ
ットする場合のカウント値を決定する。すなわち、保持
している信号がロー（Ｌ）レベルの場合、分周器リセッ
トタイミング作成カウンタ２がｎ−１までカウントした
際に分周器１をリセットし、また、ハイ（Ｈ）レベルを
保持している場合、ｎまでカウントする。４、５は位相
同期信号がアクティブ状態の場合に開くゲート回路であ
る。
おいて、１はクロック信号Ａをｎ分周してクロック信号
Ｃを得るための分周器である。２はクロック信号Ｂに対
するクロック信号Ａの分周比ｎまたはｎ−１までカウン
トする分周器リセットタイミング作成カウンタであり、
ｎまたはｎ−１までカウントした場合に分周器１をリセ
ットする。３はクロック信号Ｂの立ち下がりでクロック
信号Ａの信号レベルを保持するラッチ回路であり、分周
器リセットタイミング作成カウンタ２が分周器１をリセ
ットする場合のカウント値を決定する。すなわち、保持
している信号がロー（Ｌ）レベルの場合、分周器リセッ
トタイミング作成カウンタ２がｎ−１までカウントした
際に分周器１をリセットし、また、ハイ（Ｈ）レベルを
保持している場合、ｎまでカウントする。４、５は位相
同期信号がアクティブ状態の場合に開くゲート回路であ
る。
【００１３】次に、この構成の動作について説明する。
分周器１は常時、クロック信号Ａをｎ分周してクロック
信号Ｃを作成する。この際、クロック信号Ｃはクロック
信号Ｂと同一周波数であるが非同期である。また分周器
リセットタイミング作成カウンタ２も位相同期指示信号
の変化とは関係がなくクロック信号Ｂの立ち下がりでカ
ウントを開始し、クロック信号Ａの立ち下がりでカウン
トを進める。
分周器１は常時、クロック信号Ａをｎ分周してクロック
信号Ｃを作成する。この際、クロック信号Ｃはクロック
信号Ｂと同一周波数であるが非同期である。また分周器
リセットタイミング作成カウンタ２も位相同期指示信号
の変化とは関係がなくクロック信号Ｂの立ち下がりでカ
ウントを開始し、クロック信号Ａの立ち下がりでカウン
トを進める。
【００１４】ここで位相同期指示信号がアクティブ状態
になると、ラッチ回路３がクロック信号Ｂの立ち下がり
時にクロック信号Ａの信号レベルを保持する。ラッチ回
路３の保持している信号がロー（Ｌ）レベルの場合に、
分周器リセットタイミング作成カウンタ２はｎ−１回の
カウントで分周器１にリセットタイミングを与える。こ
の場合、分周器１がリセットされるとともにクロック信
号Ｃが立ち下げられ、クロック信号Ｂがクロック信号Ａ
に同期したクロック信号Ｃが得られる。また、ラッチ回
路３の保持している信号がハイ（Ｈ）レベルの場合、分
周器リセット作成カウンタ２はｎ回のカウントで分周器
１にリセットタイミングを与える。この場合、分周器１
がリセットされるとともに、クロック信号Ｃが立ち下げ
られ、クロック信号Ｂがクロック信号Ａに同期したクロ
ック信号Ｃが得られる。
になると、ラッチ回路３がクロック信号Ｂの立ち下がり
時にクロック信号Ａの信号レベルを保持する。ラッチ回
路３の保持している信号がロー（Ｌ）レベルの場合に、
分周器リセットタイミング作成カウンタ２はｎ−１回の
カウントで分周器１にリセットタイミングを与える。こ
の場合、分周器１がリセットされるとともにクロック信
号Ｃが立ち下げられ、クロック信号Ｂがクロック信号Ａ
に同期したクロック信号Ｃが得られる。また、ラッチ回
路３の保持している信号がハイ（Ｈ）レベルの場合、分
周器リセット作成カウンタ２はｎ回のカウントで分周器
１にリセットタイミングを与える。この場合、分周器１
がリセットされるとともに、クロック信号Ｃが立ち下げ
られ、クロック信号Ｂがクロック信号Ａに同期したクロ
ック信号Ｃが得られる。
【００１５】さらに、図２（ａ）（ｂ）（ｃ）（ｄ）
（ｅ）（ｆ）（ｇ）（ｈ）を参照して何方のｎまたはｎ
−１までカウントするかを説明する。
（ｅ）（ｆ）（ｇ）（ｈ）を参照して何方のｎまたはｎ
−１までカウントするかを説明する。
【００１６】立ち上がりで同期をとる場合、図２（ａ）
に示すタイミングでクロック信号Ｂが立ち上がり、ラッ
チ回路３が保持している信号がハイ（Ｈ）レベルになる
と図２（ｂ）に示すように分周器リセット作成カウンタ
２をｎ−１までカウントして分周器１をリセットし、同
時にクロック信号Ｃも立ち上げる。図２（ｃ）に示すよ
うにラッチ回路３の保持している信号がロー（Ｌ）レベ
ルの場合、図２（ｄ）のようにｎまでカウントした後に
分周器１をリセットする。 立ち下がりで同期させる場
合も同様である。すなわち、図２（ｅ）に示すようにラ
ッチ回路３の保持している信号がロー（Ｌ）レベルの際
に図２（ｆ）のようにｎ−１までカウントする。
に示すタイミングでクロック信号Ｂが立ち上がり、ラッ
チ回路３が保持している信号がハイ（Ｈ）レベルになる
と図２（ｂ）に示すように分周器リセット作成カウンタ
２をｎ−１までカウントして分周器１をリセットし、同
時にクロック信号Ｃも立ち上げる。図２（ｃ）に示すよ
うにラッチ回路３の保持している信号がロー（Ｌ）レベ
ルの場合、図２（ｄ）のようにｎまでカウントした後に
分周器１をリセットする。 立ち下がりで同期させる場
合も同様である。すなわち、図２（ｅ）に示すようにラ
ッチ回路３の保持している信号がロー（Ｌ）レベルの際
に図２（ｆ）のようにｎ−１までカウントする。
【００１７】また、図２（ｇ）のようにラッチ回路３が
ハイ（Ｈ）レベルを保持している場合、図２（ｈ）のよ
うにｎ回カウントして分周器１のリセットおよびクロッ
ク信号Ｃの立ち下げを行う。
ハイ（Ｈ）レベルを保持している場合、図２（ｈ）のよ
うにｎ回カウントして分周器１のリセットおよびクロッ
ク信号Ｃの立ち下げを行う。
【００１８】
【発明の効果】以上の説明から明らかなように、本発明
のクロック信号位相同期装置は、出力クロック信号の信
号レベルの変化のタイミングを第２のクロック信号の変
化タイミング以前に得て、出力クロック信号を第１のク
ロック信号の近い方の変化タイミングで同期するように
しているため、位相同期の際の同期精度が平均的に０に
近づくとともに、同期精度の最大値を第１のクロック信
号の半周期とゲート遅延時間の合算に抑えることができ
るという効果を有する。
のクロック信号位相同期装置は、出力クロック信号の信
号レベルの変化のタイミングを第２のクロック信号の変
化タイミング以前に得て、出力クロック信号を第１のク
ロック信号の近い方の変化タイミングで同期するように
しているため、位相同期の際の同期精度が平均的に０に
近づくとともに、同期精度の最大値を第１のクロック信
号の半周期とゲート遅延時間の合算に抑えることができ
るという効果を有する。
【図１】本発明のクロック信号位相同期装置の実施例に
おける構成を示すブロック図
おける構成を示すブロック図
【図２】実施例におけるクロック信号の処理状態を示す
説明図
説明図
【図３】従来例のクロック信号位相同期装置の構成を示
すブロック図
すブロック図
【図４】従来例におけるクロック信号の処理状態を示す
説明図
説明図
１ 分周器 ２ 分周器リセットタイミング作成カウンタ ３ ラッチ回路 ４、５ ゲート回路
Claims (1)
- 【請求項１】 周波数比が整数とともに非同期の高い周
波数の第１のクロック信号に対する低い周波数の第２の
クロック信号の分周比ｎまたはｎ−１を計数する分周器
リセットタイミング作成カウンタと、前記第１のクロッ
ク信号を分周して出力クロック信号を送出する分周器
と、前記第２のクロック信号の信号レベルの変化点で前
記第１のクロック信号の信号レベルを保持するラッチ回
路とを有し、前記出力クロック信号の信号レベルの変化
のタイミングを前記第２のクロック信号の変化タイミン
グ以前に得て前記出力クロック信号を前記第１のクロッ
ク信号の近い方の変化タイミングで同期させることを特
徴とするクロック信号位相同期装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4030409A JPH05235750A (ja) | 1992-02-18 | 1992-02-18 | クロック信号位相同期装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4030409A JPH05235750A (ja) | 1992-02-18 | 1992-02-18 | クロック信号位相同期装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235750A true JPH05235750A (ja) | 1993-09-10 |
Family
ID=12303150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4030409A Pending JPH05235750A (ja) | 1992-02-18 | 1992-02-18 | クロック信号位相同期装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235750A (ja) |
-
1992
- 1992-02-18 JP JP4030409A patent/JPH05235750A/ja active Pending
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