JPS5947463B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS5947463B2 JPS5947463B2 JP48097567A JP9756773A JPS5947463B2 JP S5947463 B2 JPS5947463 B2 JP S5947463B2 JP 48097567 A JP48097567 A JP 48097567A JP 9756773 A JP9756773 A JP 9756773A JP S5947463 B2 JPS5947463 B2 JP S5947463B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- semiconductor
- elements
- same
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Semiconductor Integrated Circuits (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Description
【発明の詳細な説明】
本発明は互に整合を必要とする半導体素子が形成された
半導体集積回路装置、特にその拡散領域のパターン分布
構造に関する。
半導体集積回路装置、特にその拡散領域のパターン分布
構造に関する。
半導体集積回路装置を形成するには、シリコン半導体基
板上のシリコン酸化膜を写真蝕刻技術により選択的にエ
ッチングし、拡散窓を形成し、この窓を通じて半導体基
板に熱拡散法、イオン注入法またはドープドオキサイド
法等によれ、ボロン、リン、アンチモンおよびヒ素等の
不純物を拡散して拡散領域を形成する方法が取られる。
板上のシリコン酸化膜を写真蝕刻技術により選択的にエ
ッチングし、拡散窓を形成し、この窓を通じて半導体基
板に熱拡散法、イオン注入法またはドープドオキサイド
法等によれ、ボロン、リン、アンチモンおよびヒ素等の
不純物を拡散して拡散領域を形成する方法が取られる。
電子回路上、特に特性が一致した、即ち整合を必要とす
る半導体素子を形成する場合は、従来においては不純物
拡散時の層抵抗のばらつきおよび拡散マスク製作時の素
子寸法のばらつきの影響を考慮して２つ以上の整合素子
の配置をできるだけ隣接させ、かつパターンの形状およ
び方向性を同一にするように配慮してパターン設計が行
なわれていた。
る半導体素子を形成する場合は、従来においては不純物
拡散時の層抵抗のばらつきおよび拡散マスク製作時の素
子寸法のばらつきの影響を考慮して２つ以上の整合素子
の配置をできるだけ隣接させ、かつパターンの形状およ
び方向性を同一にするように配慮してパターン設計が行
なわれていた。
しかしこの配慮だけでは十分な整合が得られなかつた。
これは写真食刻の際のパターン相互の干渉による素子寸
法の設計値に対するずれを補正することが出来ないため
と考えられる。すなわち写真食刻技術においてマスクに
描かれたパターンは密着露光法あるいは投影漏光法等に
よつてシ９コン基板上に塗布されたフォトレジスト（感
光性樹脂）に焼き付けられるが、この時素子パターン間
の間隔の広さが異なると、光が照射された部分が光重合
反応を起して硬化し、光が照射されない部分が現像によ
り除去されるネガタイプのフォトレジストを使用した場
合、ネガ型レジストは感光されていない部分が除去され
ることによつて素子パターンが形成されるもので、例え
ば抵抗における不純物導入領域上にマスクの暗部が焼き
つけられるものである。この場合並列に並べられた帯状
の抵抗パターン以外の部分に光が照射される。従つて平
面的にみて、その両端に位置する抵抗パターンより外側
にあるネガレジストの露光領域は、各抵抗パターン間に
あるネガレジストの露光領域よれも広い。このため、光
の照射量が異なつてしまい外側における露光領域の重合
度は密となるが、パターン間における領域の重合度は粗
となる。しかもパターン間隔が狭くなる程重合しにくく
なＤ（照射量が少なくなるため）、現像時の定着（リン
ス）処理において完全に重合できなかつた部分が溶解さ
れてしまう。この現象は中央部に位置する抵抗パターン
に対してはその左右両側から生じる。一方両端部に位置
するパターンに対してはその外側のレジストの重合度が
密であるため影響は小さく片側から生じる。よつて両端
部を中間部とのパターン巾が異なＤ、とくに中間部のパ
ターン巾が広がつてしまう。一方、ポジ型レジストは感
光された部分が除去されることによつて素子パターンが
形成されるものである。
法の設計値に対するずれを補正することが出来ないため
と考えられる。すなわち写真食刻技術においてマスクに
描かれたパターンは密着露光法あるいは投影漏光法等に
よつてシ９コン基板上に塗布されたフォトレジスト（感
光性樹脂）に焼き付けられるが、この時素子パターン間
の間隔の広さが異なると、光が照射された部分が光重合
反応を起して硬化し、光が照射されない部分が現像によ
り除去されるネガタイプのフォトレジストを使用した場
合、ネガ型レジストは感光されていない部分が除去され
ることによつて素子パターンが形成されるもので、例え
ば抵抗における不純物導入領域上にマスクの暗部が焼き
つけられるものである。この場合並列に並べられた帯状
の抵抗パターン以外の部分に光が照射される。従つて平
面的にみて、その両端に位置する抵抗パターンより外側
にあるネガレジストの露光領域は、各抵抗パターン間に
あるネガレジストの露光領域よれも広い。このため、光
の照射量が異なつてしまい外側における露光領域の重合
度は密となるが、パターン間における領域の重合度は粗
となる。しかもパターン間隔が狭くなる程重合しにくく
なＤ（照射量が少なくなるため）、現像時の定着（リン
ス）処理において完全に重合できなかつた部分が溶解さ
れてしまう。この現象は中央部に位置する抵抗パターン
に対してはその左右両側から生じる。一方両端部に位置
するパターンに対してはその外側のレジストの重合度が
密であるため影響は小さく片側から生じる。よつて両端
部を中間部とのパターン巾が異なＤ、とくに中間部のパ
ターン巾が広がつてしまう。一方、ポジ型レジストは感
光された部分が除去されることによつて素子パターンが
形成されるものである。
この場合、露光されるレジスト領域は各パターンにおい
て等しいのでパターンに対する照射量の違いはない。し
かし、パターンによつてはさまれた部分のレジスト（露
光されない領域）に対しては隣接するパターンの双方か
ら光の回Ｄ込みおよびシリコン酸化膜からの光の反射に
よつて、そのパターン間がせまいために相互干渉をうけ
マスクの下まで広く露光されている。しかし両端部のパ
ターンはその外側からの光の回Ｄ込み等の影響を受けな
いため、中間部に比べて不要露光は約半分になる。その
結果やはｈ中間部のパターン巾が両端のパターン巾より
広くなつてしまう。従つて従来の写真食刻法によｈ例え
ば同一巾を持つ３本のス９ツトを平行に等間隔で並べた
場合、焼き付けられたレジストパターンでは中央のスリ
ットの巾はその両端のスリツトの巾より広くなる。この
ように従来整合を必要とする半導体素子を形成する際考
慮したパターンの配置だけでは希望の整合が取れなくな
る。さらにマスク製作時におけるパターンの転写におい
ても上記現像が起こ力マスクパターン自身も設計通ｈの
寸法が得られなくなｈ、パターン寸法の設計値からのず
れを増大させることになる。この発明の目的は著しく整
合がとれた素子が得られる構造の半導体集積回路装置を
提供するにある。
て等しいのでパターンに対する照射量の違いはない。し
かし、パターンによつてはさまれた部分のレジスト（露
光されない領域）に対しては隣接するパターンの双方か
ら光の回Ｄ込みおよびシリコン酸化膜からの光の反射に
よつて、そのパターン間がせまいために相互干渉をうけ
マスクの下まで広く露光されている。しかし両端部のパ
ターンはその外側からの光の回Ｄ込み等の影響を受けな
いため、中間部に比べて不要露光は約半分になる。その
結果やはｈ中間部のパターン巾が両端のパターン巾より
広くなつてしまう。従つて従来の写真食刻法によｈ例え
ば同一巾を持つ３本のス９ツトを平行に等間隔で並べた
場合、焼き付けられたレジストパターンでは中央のスリ
ットの巾はその両端のスリツトの巾より広くなる。この
ように従来整合を必要とする半導体素子を形成する際考
慮したパターンの配置だけでは希望の整合が取れなくな
る。さらにマスク製作時におけるパターンの転写におい
ても上記現像が起こ力マスクパターン自身も設計通ｈの
寸法が得られなくなｈ、パターン寸法の設計値からのず
れを増大させることになる。この発明の目的は著しく整
合がとれた素子が得られる構造の半導体集積回路装置を
提供するにある。
本発明によれば互に整合されるべき素子の周辺パターン
分布の条件が同一になるように本来の素子パターンの他
に回路上何ら関係のない浮遊パターンが付加される。
分布の条件が同一になるように本来の素子パターンの他
に回路上何ら関係のない浮遊パターンが付加される。
浮遊パターンとは受動素子や能動素子を構成する半導体
素子領域の傍にあつて、当該素子とは電気的に切ｈはな
されている領域をいう。次に図面を参照してこの発明に
よる半導体集積回路装置の例を説明しよう。
素子領域の傍にあつて、当該素子とは電気的に切ｈはな
されている領域をいう。次に図面を参照してこの発明に
よる半導体集積回路装置の例を説明しよう。
第１図は抵抗値が１：２の比であることが要求される抵
抗素子を形成する場合で、同形、同寸法を持つ３つの拡
散抵抗素子Ａ，Ｂ，Ｃが同一間隔で平行に並べられて半
導体基板に形成される。
抗素子を形成する場合で、同形、同寸法を持つ３つの拡
散抵抗素子Ａ，Ｂ，Ｃが同一間隔で平行に並べられて半
導体基板に形成される。
抵抗素子Ａ，Ｂの各一端部はアルミニウム配線１にコン
タクト部２，３をそれぞれ通じて接続され、他端部は配
線４にコンタクト部５，６をそれぞれ通じて接続される
。抵抗素子Ｃの両端部はそれぞれコンタクト部６，Ｔを
通じて配線８，９に接続される。抵抗素子Ａ，Ｂ，Ｃは
同形、同寸法であり、同一不純物濃度であるから、その
各抵抗値をＲとすれば配線１，４間の抵抗値はＲ／２、
配線８，９間の抵抗値はＲとなる。しかしながら従来に
おいては抵抗素子Ａ，Ｂ，Ｃを厳密に同形、同寸法とす
ることができなかつた。この発明においては抵抗素子Ａ
，Ｂ，Ｃの周辺パターン分布が同一になるようにこれ等
抵抗素子Ａ，Ｂ，Ｃと回路的に無関係の浮遊拡散領域Ｄ
，，Ｄ２が設けられる。
タクト部２，３をそれぞれ通じて接続され、他端部は配
線４にコンタクト部５，６をそれぞれ通じて接続される
。抵抗素子Ｃの両端部はそれぞれコンタクト部６，Ｔを
通じて配線８，９に接続される。抵抗素子Ａ，Ｂ，Ｃは
同形、同寸法であり、同一不純物濃度であるから、その
各抵抗値をＲとすれば配線１，４間の抵抗値はＲ／２、
配線８，９間の抵抗値はＲとなる。しかしながら従来に
おいては抵抗素子Ａ，Ｂ，Ｃを厳密に同形、同寸法とす
ることができなかつた。この発明においては抵抗素子Ａ
，Ｂ，Ｃの周辺パターン分布が同一になるようにこれ等
抵抗素子Ａ，Ｂ，Ｃと回路的に無関係の浮遊拡散領域Ｄ
，，Ｄ２が設けられる。
拡散領域Ｄ，は抵抗素子Ａの素子Ｂと反対側において素
子Ａ，Ｂ間の間隔Ｄ，と同一の間隔ｄｌをもつて互に平
行に対向して配され、かつその長さ１，は素子Ａ，Ｂ，
Ｃのそれと同一とされる。同様に抵抗素子Ｃの素子Ｂと
反対側において間隔Ｄ，を保ち互に平行対向し、長さ１
，の浮遊拡散領域Ｄ２が設けられる。領域Ｄ，，Ｄ２の
巾は抵抗素子Ａ，Ｂ，Ｃの巾と同一にする必要はない。
上述の構成によれば抵抗素子Ａ，ＢおよびＣの各パター
ンの周辺パターン分布の条件は全く同じとなｈ、抵抗素
子Ａ，Ｂ，Ｃを形成するためのレジストパターンと同様
に浮遊領域Ｄｌ，Ｄ２に対するレジストパターンも同時
に形成され、このため露光−現像時に受ける各素子Ａ，
Ｂ，Ｃに対する影響は全く同一とな力、同一寸法の抵抗
素子Ａ，Ｂ，Ｃが得られ、素子Ａ，Ｃの各巾よｈ素子Ｂ
の巾が大となるようなことはない。
子Ａ，Ｂ間の間隔Ｄ，と同一の間隔ｄｌをもつて互に平
行に対向して配され、かつその長さ１，は素子Ａ，Ｂ，
Ｃのそれと同一とされる。同様に抵抗素子Ｃの素子Ｂと
反対側において間隔Ｄ，を保ち互に平行対向し、長さ１
，の浮遊拡散領域Ｄ２が設けられる。領域Ｄ，，Ｄ２の
巾は抵抗素子Ａ，Ｂ，Ｃの巾と同一にする必要はない。
上述の構成によれば抵抗素子Ａ，ＢおよびＣの各パター
ンの周辺パターン分布の条件は全く同じとなｈ、抵抗素
子Ａ，Ｂ，Ｃを形成するためのレジストパターンと同様
に浮遊領域Ｄｌ，Ｄ２に対するレジストパターンも同時
に形成され、このため露光−現像時に受ける各素子Ａ，
Ｂ，Ｃに対する影響は全く同一とな力、同一寸法の抵抗
素子Ａ，Ｂ，Ｃが得られ、素子Ａ，Ｃの各巾よｈ素子Ｂ
の巾が大となるようなことはない。
第２図においては互に平行配列された抵抗素子Ａ，Ｂの
外側に浮遊拡散領域Ｄ，，Ｄ２を形成し、この抵抗素子
Ａ，Ｂの両端をそれぞれ配線１，４に接続して並列抵抗
とされる。
外側に浮遊拡散領域Ｄ，，Ｄ２を形成し、この抵抗素子
Ａ，Ｂの両端をそれぞれ配線１，４に接続して並列抵抗
とされる。
これ等抵抗素子Ａ，Ｂと離してこれと整合されるべき抵
抗素子Ｃが形成され、その際、抵抗素子Ｃの両側に浮遊
拡散領域Ｄ３，Ｄ４が同時に形成される。領域Ｄ，素子
Ａ間、素子Ａ，Ｂ間、素子Ｂ領域Ｄ２間、素子Ｃと領域
Ｄ２及びＤ４との各間はすべて同一とされる。この場合
も抵抗素子Ａ，Ｂ，Ｃの寸法を厳密に一致させることが
できる。第３図は第１図において浮遊領域Ｄ２の代ｂに
他の素子Ｅが形成された場合である。素子Ｅ及びＣ間の
間隔にｄ１とされる。一例として抵抗パターン巾が１０
μ、パターン間隔が１０μの場合、東京応化工業（株）
製のネガレジスト（０ＭＲ−８３）を用い、シリコン酸
化膜の厚さが０．７μ、エツチング液としてフツ酸、フ
ツ化アンモニウムが１：６のバツフアードＨＦで形成し
た従来の抵抗パターンでは電気的特性に卦ける整合のバ
ラツキが両端と中央部とで２〜５％あつたものが、浮遊
領域（両端の抵抗パターンから１０μ間隔をあけて設け
たダミーパターン）を有する本実施例にすればそのバラ
ツキを１％以内に卦さえることができた。上述に訃いて
は抵抗素子を形成したが、トランジスタとトランジスタ
、ダイオードとダイオード卦よびトランジスタとダイオ
ードとの整合素子を形成する場合も本発明は同様に適用
できる。
抗素子Ｃが形成され、その際、抵抗素子Ｃの両側に浮遊
拡散領域Ｄ３，Ｄ４が同時に形成される。領域Ｄ，素子
Ａ間、素子Ａ，Ｂ間、素子Ｂ領域Ｄ２間、素子Ｃと領域
Ｄ２及びＤ４との各間はすべて同一とされる。この場合
も抵抗素子Ａ，Ｂ，Ｃの寸法を厳密に一致させることが
できる。第３図は第１図において浮遊領域Ｄ２の代ｂに
他の素子Ｅが形成された場合である。素子Ｅ及びＣ間の
間隔にｄ１とされる。一例として抵抗パターン巾が１０
μ、パターン間隔が１０μの場合、東京応化工業（株）
製のネガレジスト（０ＭＲ−８３）を用い、シリコン酸
化膜の厚さが０．７μ、エツチング液としてフツ酸、フ
ツ化アンモニウムが１：６のバツフアードＨＦで形成し
た従来の抵抗パターンでは電気的特性に卦ける整合のバ
ラツキが両端と中央部とで２〜５％あつたものが、浮遊
領域（両端の抵抗パターンから１０μ間隔をあけて設け
たダミーパターン）を有する本実施例にすればそのバラ
ツキを１％以内に卦さえることができた。上述に訃いて
は抵抗素子を形成したが、トランジスタとトランジスタ
、ダイオードとダイオード卦よびトランジスタとダイオ
ードとの整合素子を形成する場合も本発明は同様に適用
できる。
また上述ではネガタイプのフオトレジストを用いた場合
の例であり１即ち例えば第１図に卦いてパターン形成工
程の露光一現像後は、パターンＡ，Ｂ，Ｃ，Ｄｌ及びＤ
２の部分にはレジストはなく、その他の部分に露光され
て重合したレジストが残つているが、これと逆にパター
ンＡ，Ｂ，Ｃ，Ｄ，，Ｄ，の部分に光照射され、その部
分が除去されるポジタイプフオトレジストを用いる場合
にも本発明は適用される。
の例であり１即ち例えば第１図に卦いてパターン形成工
程の露光一現像後は、パターンＡ，Ｂ，Ｃ，Ｄｌ及びＤ
２の部分にはレジストはなく、その他の部分に露光され
て重合したレジストが残つているが、これと逆にパター
ンＡ，Ｂ，Ｃ，Ｄ，，Ｄ，の部分に光照射され、その部
分が除去されるポジタイプフオトレジストを用いる場合
にも本発明は適用される。
第１図は本発明装置の一例である整合を必要とする２つ
の抵抗素子を並べて配置した平面図、第２図は整合を必
要とする抵抗素子を単独に配置した場合の平面図、第３
図は本発明装置の更に他の例を示す平面図である。 Ａ，Ｂ，Ｃ：半導体素子としての抵抗素子、Ｄ，，Ｄ，
，Ｄ３，Ｄ４：浮遊拡散領域。
の抵抗素子を並べて配置した平面図、第２図は整合を必
要とする抵抗素子を単独に配置した場合の平面図、第３
図は本発明装置の更に他の例を示す平面図である。 Ａ，Ｂ，Ｃ：半導体素子としての抵抗素子、Ｄ，，Ｄ，
，Ｄ３，Ｄ４：浮遊拡散領域。
Claims (1)
- １ 半導体基板に形成された半導体素子を有し、該半導
体素子は電気的特性の整合を要する複数の半導体領域を
含み、この複数の半導体領域の隣接する半導体領域の間
隔と等しい間隔をもつて、前記複数の半導体領域の中で
端に位置する半導体領域の外側に前記半導体素子の動作
には使用されない半導体領域を設けたことを特徴とする
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP48097567A JPS5947463B2 (ja) | 1973-08-29 | 1973-08-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP48097567A JPS5947463B2 (ja) | 1973-08-29 | 1973-08-29 | 半導体集積回路装置 |
Related Child Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57050403A Division JPS5821433B2 (ja) | 1982-03-29 | 1982-03-29 | 半導体集積回路装置の製造方法 |
| JP57050404A Division JPS57202774A (en) | 1982-03-29 | 1982-03-29 | Semiconductor device |
| JP57050405A Division JPS5821365A (ja) | 1982-03-29 | 1982-03-29 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5046272A JPS5046272A (ja) | 1975-04-24 |
| JPS5947463B2 true JPS5947463B2 (ja) | 1984-11-19 |
Family
ID=14195796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP48097567A Expired JPS5947463B2 (ja) | 1973-08-29 | 1973-08-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5947463B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62139256U (ja) * | 1986-02-24 | 1987-09-02 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56116658A (en) * | 1980-02-20 | 1981-09-12 | Hitachi Ltd | Semiconductor resistance element and manufacture thereof |
| JPS5735378A (en) * | 1980-08-11 | 1982-02-25 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JPS6097660A (ja) * | 1983-11-01 | 1985-05-31 | Toshiba Corp | 半導体装置 |
-
1973
- 1973-08-29 JP JP48097567A patent/JPS5947463B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62139256U (ja) * | 1986-02-24 | 1987-09-02 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5046272A (ja) | 1975-04-24 |
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