JPH0557745B2 - - Google Patents

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JPH0557745B2
JPH0557745B2 JP58030355A JP3035583A JPH0557745B2 JP H0557745 B2 JPH0557745 B2 JP H0557745B2 JP 58030355 A JP58030355 A JP 58030355A JP 3035583 A JP3035583 A JP 3035583A JP H0557745 B2 JPH0557745 B2 JP H0557745B2
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JP
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region
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floating gate
control diffusion
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Junichi Myamoto
Tetsuya Iizuka
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Toshiba Corp
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Tokyo Shibaura Electric Co Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]

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  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体記憶装置に関し、特に電気的消
去可能PROM（Electrically Erasable
Programable Read Only Memory、以下
E2PROMと略称する）のセル構造に係る。
〔発明の技術的背景〕
E2PROMセルについては従来から多数の提案
がなされているが、このうちフローテイングゲー
トにFowler−Nordheim電流（以下トンネル電
流と称する）を用いて書き込みあるいは消去を行
なうものが知られている。
こうしたE2PROMセルは第１図の等価回路に
示すようにコントロールゲートCG及びフローテ
イングゲートFGを有するトランジスタ（以下、
フローテイングゲート付きトランジスタと称す
る）Tr1とセレクトトランジスタTr2とから構成
されている。
従来のE2PROMセルの構造の一例（IEEE J.
of Solid−State Circuits、vol.SC−17、No.５、
Oct.1982、821）を第２図ａに示す平面図及び同
図ｂに示す断面図を参照して説明する。
図中１はＰ型シリコン基板であり、この基板１
表面の図示しないフイールド酸化膜により分離さ
れた素子領域にはN+型ソース領域２、N+型ドレ
イン領域３及びビツト線と接続されるN+型ビツ
ト線用拡散領域４が互いに電気的に分離されて形
成されている。前記ソース領域２とドレイン領域
３間のチヤネル領域上には極薄酸化膜（thin
oxide）５を介して多結晶シリコンからなるフロ
ーテイングゲート６が形成されている。このフロ
ーテイングゲート６の両端部は図示しないフイー
ルド酸化膜上に延出している。また、このフロー
テイングゲート６を含む領域上には多結晶シリコ
ンからなるフローテイングゲート６の熱酸化によ
り形成された多結晶シリコン酸化膜７を介してフ
ローテイングゲート６より寸法の大きいコントロ
ールゲート８が形成されている。以上の各構成要
素からフローテイングゲート付きトランジスタが
構成されている。なお、前記極薄酸化膜５はトン
ネル電流が通過し易いようにその膜厚が設計され
ている。
また、前記ドレイン領域３とビツト線用拡散領
域４間のチヤネル領域上には厚さ約700Åのゲー
ト酸化膜９を介してセレクトゲート１０が形成さ
れている。以上の各構成要素からセレクトトラン
ジスタが構成されている。
上述したE2PROMの動作原理は以下のような
ものである。
すなわち、消去操作においてセレクトトランジ
スタをONさせ、ドレイン領域３を0Vとし、コン
トロールゲート８を高電圧（20V程度）にすると
極薄酸化膜５を通過するトンネル電流によつてフ
ローテイングゲート６に電子が蓄積され、フロー
テイングゲート付きトランジスタのVTHが上昇す
る。
一方、書き込み操作においてセレクトトランジ
スタをONさせ、それぞれドレイン領域３を高電
圧、コントロールゲート８を0Vとするとフロー
テイングゲート６中の電子が極薄酸化膜５を通過
してドレイン領域３へ流出し、フローテイングゲ
ート付きトランジスタのVTHが低下する。
以上の２状態をそれぞれ論理“０”と“１”に
対応させる。
上述した従来のE2PROMセルが機能を果たす
ための条件はフローテイングゲート６の電圧
（VFG）を計算することにより定まる。このVFGは
容量のカツプリングによつて定まるが、簡単には
第３図に示すようにコントロールゲート８とフロ
ーテイングゲート６間の容量CT及びフローテイ
ングゲート６とチヤネル間の容量CTOを用いて表
わすことができる。すなわち、QFをフローテイ
ングゲート６内の電荷量とし、コントロールゲー
ト８の電圧VG、チヤネル領域の電圧をVCとする
とVFGは VFGCTVG＋CTOVC／CT＋CTO＋QF／CT＋CTO となる。
ここで、QF＝０、VC＝０の消去開始時におい
てVFGは VFG0＝CTVG／CT＋VTO また、VG＝０のプログラム開始時においてVFG
は VFG1＝CTOVC／CT＋CTO＋QF／CT＋CTO となる。
したがつて、同一のVCとVGでVFG0を高く、
VFG1を低くするためには CT≫CTO が条件となり、通常CT／CTO＝２〜３に設定され
る。
なお、VC及びVGを低電圧に設定することがで
きればできるほどセルサイズが縮小できるうえに
LSIとしての信頼性及び歩留りが向上することは
いうまでもない。
一方、トンネル電流密度JFNは電界Ｅを用いて
以下のように表わすことができる。
JFN ＝q3E2／8πhφBexp（−４（2m）1/2φB 3/2／3hqE）
（ここで、ｑ：電荷、ｈ：プランク定数、φB：
バンドギヤツプ、ｍ：質量である。） 上記式よりＥが大きいほどJFNが大きくなる
ことがわかる。フローテイングゲート６内に電荷
が蓄積されるためには極薄酸化膜５を通過するト
ンネル電流I1と多結晶シリコン酸化膜７を通過す
るトンネル電流I2との間に｜I1｜＞｜I2｜という
関係が成立することが条件であり、それぞれの電
界をE1、E2とすれば｜E1｜＞｜E2｜が必要条件
となる。例えば、VC＝０、QF＝０の時は E1／E2＝d1／d2・VFG−０／VG−VFG＝d2／d1・CT／CTO
＝１＋AT／ATO≫１ ここで、ATOは第２図ａ図示の斜線部、すなわ
ち極薄酸化膜５上のフローテイングゲート６の面
積、ATはフローテイングゲート６の斜線部以外
の部分（コントロールゲート８と重なつた部分）
の面積に対応する。Ｃ＝εA／ｄより、この条件
は前記条件に含まれる。
〔背景技術の問題点〕
ところで、第２図ａ及びｂ図示の従来の
E2PROMセルにおいて極薄酸化膜５の膜圧はVFG
が20V程度で十分なトンネル電流を流すためには
d1＝100Å前後の値に設定される。一定、フロー
テイングゲート６上の多結晶シリコン酸化膜７は
膜質や多結晶シリコンと酸化膜との界面の影響に
より信頼性良く薄膜を形成することが困難なた
め、現状の技術では800Å程度である。
したがつて、例えばCT／CTO≒2.7に設定すれ
ば、前記式より（ATO＋AT）／ATO≒21.5とな
る。このため、2μｍルールを用いてパターンレ
イアウトを行なつた第４図から算出すると、極薄
酸化膜５の面積ATO＝２×1.5＝３（μｍ2）、フロ
ーテイングゲート６の面積ATO＋AT＝３×21.5＝
64.5（μm2）となり、１セル当たりでは272μm2必
要であり、集積度を上げることが困難であつた。
また、従来のE2PROMセルにおいてフローテ
イングゲート６と多結晶シリコン酸化膜７と界面
には多結晶シリコンのグレイン等に対応する凹凸
があり、それが電界集中を助長する傾向があるた
め、前記式より明らかなようにトンネル電流に
影響を及ぼす。すなわち、グレイン等のプロセス
変動を受け易いフアクタがセルの特性に影響を及
ぼすため、信頼性や歩留り向上にとつて望ましく
ないという欠点があつた。
〔発明の目的〕
本発明は上記欠点を解消するためになされたも
のであり、同一設計ルールで集積度が高く、しか
もプロセス変動を受け易いフアクタを除去した信
頼性の高い半導体記憶装置を提供しようとするも
のである。
〔発明の概要〕 本発明の半導体記憶装置は、１セル内に、一導
電型の半導体基板表面に互いに電気的に分離して
形成された基板と逆導電型のソース領域、ドレイ
ン領域、ビツト線用拡散領域及びコントロール用
拡散領域と、一端部が前記ソース、ドレイン領域
間のチヤネル領域上に、他端部が前記コントロー
ル用拡散領域の一部上にそれぞれ薄い絶縁膜を介
して形成されたフローテイングゲートと、前記ド
レイン領域及びビツト線用拡散領域間のチヤネル
領域上に絶縁膜を介して形成されたセレクトゲー
トと、前記ソース領域と接続された金属配線から
なる共通電位線と、前記ビツト線用拡散領域と接
続された金属配線からなるビツト線とを具備し、
前記コントロール用拡散領域とセレクトゲートと
を一方向に沿つて平行に配置し、前記共通電位線
とビツト線とをコントロール用拡散領域及びセレ
クトゲートと直交する方向に沿つて平行に配置
し、前記コントトール用拡散領域、セレクトゲー
ト、共通電位線及びビツト線を多数のセルに亘つ
て延長して形成し、多数のセルに亘つてフローテ
イングゲートを覆うように絶縁膜を介して導電層
パターンを形成し、複数のセル毎に該導電層パタ
ーンとコントロール用拡散領域とを接続したこと
を特徴とするものである。
このようにコントロールゲートの代わりとなる
コントロール用拡散領域に薄い絶縁膜を介してフ
ローテイングゲートが形成されているので、この
コントロール用拡散領域とフローテイングゲート
との間の容量（CT）は面積を増大させることな
く大きく設定することができ、高集積化すること
ができる。
また、コントロール用拡散領域及びセレクトゲ
ートを一方向に沿つて平行に配置し、共通電位線
及びビツト線をコントロール用拡散領域及びレク
トゲートと直交する方向に沿つて平行に配置し、
コントロール用拡散領域、セレクトゲート、共通
電位線及びビツト線を多数のセルに亘つて延長し
て形成し、これらを共有化することにより、更に
高集積化を図ることができる。
また、このコントロール用拡散領域とフローテ
イングゲート間の薄い絶縁膜（例えば極薄酸化
膜）は従来のE2PROMのように多結晶シリコン
の酸化膜ではなく、単結晶シリコンの酸化膜であ
るので、プロセス変動を受けにくく、信頼性の高
いE2PROMセルを実現することができる。
さらに、多数のセルに亘つてフローテイングゲ
ートを覆うように絶縁膜を介して第２層の多結晶
シリコンパターンを形成し、多結晶シリコンパタ
ーンを複数のセル毎にコンタクトホールを介して
コントロール用拡散領域と接続することにより、
この多結晶シリコンパターンを介してコントロー
ル用拡散領域に電圧を印加するようにしているの
で、以下のような利点が生じる。
(i) コントロール用拡散領域のシート抵抗値ρsに
対して多結晶シリコンパターンのρsは1/2〜1/3
程度であるのでRC遅延が小さく、コントロー
ル用拡散領域を高電圧に設定する消去操作に要
する時間が短縮される。
(ii) 多結晶シリコンパターンとフローテイングゲ
ート間の容量をコントロール用拡散領域とフロ
ーテイングゲート間の容量に付加することがで
きるので、コントロール用拡散領域の幅Ｗを最
小デイメンシヨンで設計できる。これによりセ
ル面積をより一層低下することができる。
(iii) フローテイングゲートが多結晶シリコンパタ
ーンにより保護されているので、信頼性をより
向上することができる。
〔発明の実施例〕
以下、本発明の実施例を第５図ａ及びｂを参照
して説明する。なお、第５図ａは本発明に係る
E2PROMセルの2μｍルールによるパターンレイ
アウト図、同図ｂは同図ａのＢ−Ｂ線に沿う断面
図である。
図中２１はＰ型シリコン基板であり、この基板
２１表面のフイールド酸化膜２２によつて囲まれ
た素子領域にはN+型ソース領域２３、N+型ドレ
イン領域２４、N+型ビツト線用拡散領域２５及
びコントロールゲートの代わりとなるN+型コン
トロール用拡散領域２６が互いに電気的に分離さ
れて形成されている。なお、前記ビツト線用拡散
領域２５とコントロール用拡散領域２６はセル内
において前記ドレイン領域２４を中心として互い
に反対側の位置に配置されており、前記コントロ
ール用拡散領域２６は多数のセルに延長して形成
されている。前記ソース、ドレイン領域２３，２
４間のチヤネル領域上及びコントロール用拡散領
域２６の一部上にはそれぞれ極薄酸化膜２７，２
８を介して多結晶シリコンからなるフローテイン
グゲート２９が形成されている。また、前記ドレ
イン領域２４とビツト線用拡散領域２５間のチヤ
ネル領域上にはゲート酸化膜３０を介して前記コ
ントロール用拡散領域２６と平行な方向に延長す
るようにセレクトゲート３１が形成されている。
更に、全面にはCVD酸化膜３２が堆積されてお
り、このCVD酸化膜３２上には前記コントロー
ル用拡散領域２６及びセレクトゲート３１と直交
する方向に延長するように、前記ソース領域２３
とコンタクトホール３３を介して接続する共通電
位線（Al配線）３４及び前記ビツト線用拡散領
域２５とコンタクトホール３５を介して接続する
ビツト線（Al配線）３６が形成されている。な
お、前記コンタクトホール３３，３５は第５図ａ
図示のセルに隣接する他のセルにそれぞれ対称的
に形成されたソース領域あるいはビツト線用拡散
領域について共通して使用される。
さらに、本発明においては、第６図に示すよう
に、多数のセルに亘つてフローテイングゲート２
９を覆うように絶縁膜を介して第２層の多結晶シ
リコンパターン３７が形成され、多結晶シリコン
パターン３７を複数のセル毎にコンタクトホール
３８を介してコントロール用拡散領域２６と接続
している。そして、この多結晶シリコンパターン
３７を介してコントロール用拡散領域２６に電圧
が印加される。
上記E2PROMセルにおいて、消去はコントロ
ール用拡散領域２６を高電位、ドレイン領域２４
を0Vとし、フローテイングゲート２９に電荷を
蓄積させることにより行なう。また、書き込みは
コントロール用拡散領域２６を0V、ドレイン領
域２４を高電位とし、フローテイングゲート２９
からドレイン領域２４へ電荷を流出させることに
より行なう。セルが選択されていない場合はセレ
クトトランジスタがオフであるか又はコントロー
ル用拡散領域２６及びドレイン領域２４の電位が
フローテイングゲート２９との電位移送に関与し
ないように、例えば両者とも高電位あるいは両者
とも低電位等に設定される。
しかして、上記E2PROMセルによれば第５図
ａ中のフローテイングゲート２９の斜線部Ｘ及び
Ｙが極薄酸化膜２７，２８の領域を示し、斜線部
Ｘ及びＹでの容量がそれぞれ第３図のCTO及びCT
に対応するので、極薄酸化膜２７，２８として全
く同一膜厚の酸化膜を使用するとすれば膜質もほ
とんど同様と考えられ、CT／CTOは斜線部Ｘ及び
Ｙの面積比で表現することができる。したがつ
て、同一の設計ルール（2μｍルール）でレイア
ウトされた第４図と第５図ａとを比較すると、
CT／CTO＝（Ｙの面積）／（Ｘの面積）＝9.75／３
＝3.25であり、第４図図示の従来のものよりも大
きいにもかかわらず、１セル当りの面積では従来
の272μm2に対して、第５図ａでは149μm2となり
約45％面積を低減することができる。この１セル
当り149μm2という値は第４図のセレクトゲート
１０を第３層目の多結晶シリコンを用いて形成し
た場合とほぼ同程度であるが、本発明では第１層
目の多結晶シリコンのみで製造されるので、工程
が簡便で信頼性、再現性のより高いメモリセルを
実現することができる。
また、コントロール用拡散領域２６上の極薄酸
化膜２８は単結晶シリコンの酸化膜であるのでプ
ロセス変動を受けにくく信頼性及び歩留りを向上
することができる。
さらに、多結晶シリコンパターン３７を形成し
たことにより、以下のような利点を得ることがで
きる。
(i) コントロール用拡散領域２６のシート抵抗値
ρsに対して多結晶シリコンパターン３７のρsは
１／２〜1/3程度であるのでRC遅延が小さく、コ
ントロール用拡散領域２６を高電圧に設定する
消去操作に要する時間が短縮される。
(ii) 多結晶シリコンパターン３７とフローテイン
グゲート２９間の容量をコントロール用拡散領
域２６とフローテイングゲート２９間の容量に
付加することができるので、コントロール用拡
散領域２６の幅Ｗを最小デイメンシヨンで設計
できる。これによりセル面積をより一層低下す
ることができる。
(iii) フローテイングゲート２９が多結晶シリコン
パターン３７により保護されているので、信頼
性をより向上することができる。
なお、上記実施例では極薄酸化膜を用いが極薄
酸化膜の代わりにシリコン基板の窒化膜あるいは
窒素雰囲気下での酸化膜などを用いてもよいこと
は勿論である。
〔発明の効果〕
以上詳述した如く本発明によれば高集積度でし
かも信頼性の高い半導体記憶装置を提供できるも
のである。
【図面の簡単な説明】
第１図はE2PROMセルの等価回路図、第２図
ａは従来のE2PROMセルの平面図、同図ｂは同
図ａのＢ−Ｂ線に沿う断面図、第３図は従来の
E2PROMセルが機能するための条件を求めるた
めの説明図、第４図は従来のE2PROMセルの2μ
ｍルールによるパターンレイアウト図、第５図ａ
は本発明の実施例におけるE2PROMセルの第２
層の多結晶シリコンパターンを除いた部分の2μ
ｍルールによるパターンレイアウト図、同図ｂは
同図ａのＢ−Ｂ線に沿う断面図、第６図は本発明
の実施例におけるE2PROMセルを一部省略して
示す平面図である。 ２１……Ｐ型シリコン基板、２２……フイール
ド酸化膜、２３……N+型ソース領域、２４……
N+型ドレイン領域、２５……N+型ビツト線用拡
散領域、２６……N+型コントロール用拡散領域、
２７，２８……極薄酸化膜、２９……フローテイ
ングゲート、３０……ゲート酸化膜、３１……セ
レクトゲート、３２……CVD酸化膜、３３，３
５……コンタクトホール、３４……共通電位線、
３６……ビツト線、３７……多結晶シリコンパタ
ーン、３８……コンタクトホール。

Claims (1)

    【特許請求の範囲】
  1. １ １セル内に、一導電型の半導体基板表面に互
    いに電気的に分離して形成された基板と逆導電型
    のソース領域、ドレイン領域、ビツト線用拡散領
    域及びコントロール用拡散領域と、一端部が前記
    ソース、ドレイン領域間のチヤネル領域上に、他
    端部が前記コントロール用拡散領域の一部上にそ
    れぞれ薄い絶縁膜を介して形成されたフローテイ
    ングゲートと、前記ドレイン領域及びビツト線用
    拡散領域間のチヤネル領域上に絶縁膜を介して形
    成されたセレクトゲートと、前記ソース領域と接
    続された金属配線からなる共通電位線と、前記ビ
    ツト線用拡散領域と接続された金属配線からなる
    ビツト線とを具備し、前記コントロール用拡散領
    域とセレクトゲートとを一方向に沿つて平行に配
    置し、前記共通電位線とビツト線とをコントロー
    ル用拡散領域及びセレクトゲートと直交する方向
    に沿つて平行に配置し、前記コントロール用拡散
    領域、セレクトゲート、共通電位線及びビツト線
    を多数のセルに亘つて延長して形成し、多数のセ
    ルに亘つてフローテイングゲートを覆うように絶
    縁膜を介して導電層パターンを形成し、複数のセ
    ル毎に該導電層パターンとコントロール用拡散領
    域とを接続したことを特徴とする半導体記憶装
    置。
JP58030355A 1983-02-25 1983-02-25 半導体記憶装置 Granted JPS59155968A (ja)

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DE8484101916T DE3485822T2 (de) 1983-02-25 1984-02-23 Halbleiterspeichervorrichtung mit schwebender torelektrode.

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