JPH02125470A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JPH02125470A JPH02125470A JP63147779A JP14777988A JPH02125470A JP H02125470 A JPH02125470 A JP H02125470A JP 63147779 A JP63147779 A JP 63147779A JP 14777988 A JP14777988 A JP 14777988A JP H02125470 A JPH02125470 A JP H02125470A
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- JP
- Japan
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- oxide film
- electrode
- gate electrode
- film
- floating gate
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は、電気的に書き込み、消去を容易に行える浮遊
ゲート型半導体不揮発性メモリに関する。
ゲート型半導体不揮発性メモリに関する。
【発明の概要］
この発明は、電気的に書き込み、消去を容易に行える浮
遊ゲート型半導体不揮発性メモリにおいて、メモリセル
部と周辺回路のゲート絶縁膜を同時に設け、しかも制御
ゲート電極を半導体基板内に設け、浮遊ゲート電極形成
後の高温熱酸化工程をなくすことにより、トンネル酸化
膜の高品質化を可能とし、信頼性の高い半導体不揮発性
メモリを提供するものである。
遊ゲート型半導体不揮発性メモリにおいて、メモリセル
部と周辺回路のゲート絶縁膜を同時に設け、しかも制御
ゲート電極を半導体基板内に設け、浮遊ゲート電極形成
後の高温熱酸化工程をなくすことにより、トンネル酸化
膜の高品質化を可能とし、信頼性の高い半導体不揮発性
メモリを提供するものである。
第４図は、−射的な電気的書き込み、消去可能な不揮発
性メモリ（以下ＥＥＰＲＯＭと呼ぶことにする。）のメ
モリセル部の断面図である。第５図は、−射的な電気的
書き込み、消去可能な不揮発性メモリの周辺回路の断面
図である。
性メモリ（以下ＥＥＰＲＯＭと呼ぶことにする。）のメ
モリセル部の断面図である。第５図は、−射的な電気的
書き込み、消去可能な不揮発性メモリの周辺回路の断面
図である。
まず、第４図のメモリセル部について説明する。Ｐ型半
導体基板１０１の表面にＮ９型のソース領域１０２とＮ
９型ドレイン領域１０３を形成し、第１ゲート酸化膜１
０４を介して浮遊ゲート電極１０５°が設けられている
。また、浮遊ゲート電極１０５の電位を制御するための
制御ゲート電極１０７は第２ゲート酸化膜１０９を介し
て設けである、浮遊ゲート電極１０５への電荷の出し入
れは、ドレイン領域１０３上に設けられたトンネル′酸
化膜１０６を介して行なわれる。
導体基板１０１の表面にＮ９型のソース領域１０２とＮ
９型ドレイン領域１０３を形成し、第１ゲート酸化膜１
０４を介して浮遊ゲート電極１０５°が設けられている
。また、浮遊ゲート電極１０５の電位を制御するための
制御ゲート電極１０７は第２ゲート酸化膜１０９を介し
て設けである、浮遊ゲート電極１０５への電荷の出し入
れは、ドレイン領域１０３上に設けられたトンネル′酸
化膜１０６を介して行なわれる。
次に第５図の周辺回路について説明する。Ｐ型シリコン
基板１０１内にｎウェル領域１１０とフィールド酸化、
膜１１１が形成、されている。Ｐ型シリコン基板１０１
内の、Ｐ型領域にはＮ゛型のソース領域１１２とＮ０型
のドレイン領域１１３が形成され、ゲート酸化膜１１４
の上にゲート電極１１５が設けられている。ｎウェル領
域１１０にはＰ９型のソース領域１１６とＰ９型のドレ
イン領域１１７が形成され、ゲート酸化膜１１４の上に
ゲート電極１１５が設けられている。
基板１０１内にｎウェル領域１１０とフィールド酸化、
膜１１１が形成、されている。Ｐ型シリコン基板１０１
内の、Ｐ型領域にはＮ゛型のソース領域１１２とＮ０型
のドレイン領域１１３が形成され、ゲート酸化膜１１４
の上にゲート電極１１５が設けられている。ｎウェル領
域１１０にはＰ９型のソース領域１１６とＰ９型のドレ
イン領域１１７が形成され、ゲート酸化膜１１４の上に
ゲート電極１１５が設けられている。
メモリセル部の第２ゲート酸化膜１０９と周辺回路のゲ
ート酸化膜１１４は同時に形成されている。
ート酸化膜１１４は同時に形成されている。
〔発明が解決しようとする課題１
第４図に示したようにメモリセル部の第２ゲート酸化膜
１０９は多結晶シリコン層からなる浮遊ゲート電極１０
５上の酸化膜であるため、膜質向上のため、１０５０℃
以上の熱処理が要求される。浮遊ゲート電極１０５下の
トンネル酸化膜１０６は酸化膜形成後、１０５０℃以上
の熱処理をを施すと酸化膜の膜質を劣化させＥＥＦＲＯ
Ｍの書き換え特性を悪化させるという欠点を有していた
。
１０９は多結晶シリコン層からなる浮遊ゲート電極１０
５上の酸化膜であるため、膜質向上のため、１０５０℃
以上の熱処理が要求される。浮遊ゲート電極１０５下の
トンネル酸化膜１０６は酸化膜形成後、１０５０℃以上
の熱処理をを施すと酸化膜の膜質を劣化させＥＥＦＲＯ
Ｍの書き換え特性を悪化させるという欠点を有していた
。
従来のＥＥＰＲＯＭの書き換え特性を第３図中に破線で
示す、第３図は横軸に書き込み、消去回数、縦軸にしき
い値（Ｖｔｈ）をとったものである。
示す、第３図は横軸に書き込み、消去回数、縦軸にしき
い値（Ｖｔｈ）をとったものである。
［課題を解決する為の手段］
上記の課題を解決するために、ＥＥＰＲＯＭ構造におい
て浮遊ゲート電極１０５′の電位を制御するための制御
ゲートと電極１０７をＰ型シリコン基板１０１内に設け
、浮遊ゲート電極１０５上の高温（１０５０℃以上）熱
処理による第２ゲート酸化ｌ１ｌ１０９をなくした。
て浮遊ゲート電極１０５′の電位を制御するための制御
ゲートと電極１０７をＰ型シリコン基板１０１内に設け
、浮遊ゲート電極１０５上の高温（１０５０℃以上）熱
処理による第２ゲート酸化ｌ１ｌ１０９をなくした。
〔作用］
上記のように、浮遊ゲート電極１０５上の高温熱処理に
よる第２ゲート酸化膜の形成を無くしなため、トンネル
酸化膜１０６の膜質を向上させる。したがって上記のト
ンネル酸化膜１０６を有するＥＥＦＲＯＭは優れた書き
換え回数を示す。
よる第２ゲート酸化膜の形成を無くしなため、トンネル
酸化膜１０６の膜質を向上させる。したがって上記のト
ンネル酸化膜１０６を有するＥＥＦＲＯＭは優れた書き
換え回数を示す。
〔実施例］
以下、本発明を実施例を用いて説明する。第１図は本発
明の半導体不揮発性メモリの一実施例のメモリセル部の
断面図である。第２図は本発明の半導体不揮発性メモリ
の一実施例の周辺回路の断面図である。
明の半導体不揮発性メモリの一実施例のメモリセル部の
断面図である。第２図は本発明の半導体不揮発性メモリ
の一実施例の周辺回路の断面図である。
まず、第１図のメモリセル部について説明する。Ｐ型シ
リコン基板ｌの表面にＮ９型ソース領域２とＮ′″型ド
レイン領域３を形成し、ゲート酸化膜４を介して浮遊ゲ
ート電極５を設けている。
リコン基板ｌの表面にＮ９型ソース領域２とＮ′″型ド
レイン領域３を形成し、ゲート酸化膜４を介して浮遊ゲ
ート電極５を設けている。
浮遊ゲート電極５への電荷の出し入れはドレイン領域３
上に設けられたトンネル酸化膜６を介して行なわれる。
上に設けられたトンネル酸化膜６を介して行なわれる。
また、浮遊ゲート電極５の電位を制御するための制御ゲ
ート電極７は薄い酸化膜８を介してＰ型シリコン基板ｌ
内に設けられている。
ート電極７は薄い酸化膜８を介してＰ型シリコン基板ｌ
内に設けられている。
前記薄い酸化膜８はトンネル酸化膜６を同時に形成され
ている。
ている。
次に第２図の周辺回路について説明する。Ｐ型シリコン
基板１内にｎウェル領域１０とフィールド酸化膜１１が
形成されている。Ｐ型シリコン基板１内のＰ型領域には
Ｎ゛型ソース領域１２とＮ９型ドレイン領域１３が形成
され、ゲート酸化膜１４の上には、浮遊ゲート電極と同
時形成されるゲート電極１５が設けられている。ｎウェ
ル領域ｌＯにはＰ０型ソース領域１６とＰ０型ドレイン
領域１７が形成され、ゲート酸化膜１４の上にゲート電
極１５が設けられている。
基板１内にｎウェル領域１０とフィールド酸化膜１１が
形成されている。Ｐ型シリコン基板１内のＰ型領域には
Ｎ゛型ソース領域１２とＮ９型ドレイン領域１３が形成
され、ゲート酸化膜１４の上には、浮遊ゲート電極と同
時形成されるゲート電極１５が設けられている。ｎウェ
ル領域ｌＯにはＰ０型ソース領域１６とＰ０型ドレイン
領域１７が形成され、ゲート酸化膜１４の上にゲート電
極１５が設けられている。
メモリセル部のゲート酸化膜４と周辺回路のゲート酸化
膜１４は同時に形成されている。
膜１４は同時に形成されている。
上記のように浮遊ゲート電極５の電位を制御するための
制御ゲート電極７をＰ型シリコン基板１内に設け、浮遊
ゲート電極５上の高温（１０５０℃以上）熱処理による
第２ゲート酸化膜をなくす事により、高温（１０５０℃
以上）熱処理によるトンネル酸化膜６の膜質を劣化させ
ることを防いだ。
制御ゲート電極７をＰ型シリコン基板１内に設け、浮遊
ゲート電極５上の高温（１０５０℃以上）熱処理による
第２ゲート酸化膜をなくす事により、高温（１０５０℃
以上）熱処理によるトンネル酸化膜６の膜質を劣化させ
ることを防いだ。
本発明のＥＥＦＲＯＭの書き換え特性を第３図中に実線
で示す、第３図から明らかなように、本発明のＥＥＰＲ
ＯＭの書き換え特性は従来のＥＥＰＲＯＭに比べ大分よ
（なっていることがわかる。
で示す、第３図から明らかなように、本発明のＥＥＰＲ
ＯＭの書き換え特性は従来のＥＥＰＲＯＭに比べ大分よ
（なっていることがわかる。
［発明の効果］
本発明のＥＥＦＲＯＭはメモリセル部と周辺回路のゲー
ト酸化膜を同時に設け、しかも制御ゲート電極を半導体
基板内に設け、浮遊ゲート電極形成後の高温熱酸化工程
をなくすことにより、トンネル酸化膜の膜質を向上させ
、書き換え回数を従来の構造に比べ、大幅に向上するこ
とができる。
ト酸化膜を同時に設け、しかも制御ゲート電極を半導体
基板内に設け、浮遊ゲート電極形成後の高温熱酸化工程
をなくすことにより、トンネル酸化膜の膜質を向上させ
、書き換え回数を従来の構造に比べ、大幅に向上するこ
とができる。
第１図、第２図は本発明の半導体不揮発性メモリの一実
施例のメモリセル部と周辺回路をそれぞれ示す断面図、
第３図は半導体不揮発性メモリの書き換え特性図、第４
図、第５図は従来の半導体不揮発性メモリのメモリセル
部と周辺回路をそれぞれ示す断面図である。 ・Ｐ型シリコン基板 ・Ｎ０型ソース領域 ・Ｎ゛型トドレイン領 域ゲート酸化膜 ・浮遊ゲート電極 ・トンネル酸化膜 ・制御ゲート電極 ・薄い酸化膜 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助半導体下譚党性
メ七りのメモリヒル郁の断面口笛 １ 図 半′！ｌ！体下）軍先住メ七りの周泣回％の断面口笛 図 牛導体下譚光・１生メモリの＠き埃力特・ｒ生口笛 ３
図
施例のメモリセル部と周辺回路をそれぞれ示す断面図、
第３図は半導体不揮発性メモリの書き換え特性図、第４
図、第５図は従来の半導体不揮発性メモリのメモリセル
部と周辺回路をそれぞれ示す断面図である。 ・Ｐ型シリコン基板 ・Ｎ０型ソース領域 ・Ｎ゛型トドレイン領 域ゲート酸化膜 ・浮遊ゲート電極 ・トンネル酸化膜 ・制御ゲート電極 ・薄い酸化膜 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助半導体下譚党性
メ七りのメモリヒル郁の断面口笛 １ 図 半′！ｌ！体下）軍先住メ七りの周泣回％の断面口笛 図 牛導体下譚光・１生メモリの＠き埃力特・ｒ生口笛 ３
図
Claims (1)
- 浮遊ゲートと制御ゲートを有するメモリセル部と周辺回
路からなる浮遊ゲート型半導体不揮発性メモリにおいて
、メモリセル部のゲート絶縁膜と周辺回路のゲート絶縁
膜が同一のゲート絶縁膜であり、しかも制御ゲート電極
が半導体基板内に設けられていることを特徴とする半導
体不揮発性メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63147779A JPH02125470A (ja) | 1988-06-15 | 1988-06-15 | 半導体不揮発性メモリ |
| EP89305915A EP0347148A3 (en) | 1988-06-15 | 1989-06-12 | Semi-conductor non-volatile memory |
| KR1019890008165A KR0138915B1 (ko) | 1988-06-15 | 1989-06-14 | 반도체 비소멸성 메모리 |
| US07/622,263 US5324677A (en) | 1988-06-15 | 1990-12-05 | Method of making memory cell and a peripheral circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63147779A JPH02125470A (ja) | 1988-06-15 | 1988-06-15 | 半導体不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02125470A true JPH02125470A (ja) | 1990-05-14 |
Family
ID=15437998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63147779A Pending JPH02125470A (ja) | 1988-06-15 | 1988-06-15 | 半導体不揮発性メモリ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0347148A3 (ja) |
| JP (1) | JPH02125470A (ja) |
| KR (1) | KR0138915B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006186403A (ja) * | 1997-04-28 | 2006-07-13 | Nippon Steel Corp | 半導体装置及びその製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0471131B1 (en) * | 1990-07-24 | 1999-02-03 | STMicroelectronics S.r.l. | Process for obtaining an N-channel single polysilicon level EPROM cell |
| DE69018832T2 (de) * | 1990-12-31 | 1995-11-23 | Sgs Thomson Microelectronics | EEPROM-Zelle mit einschichtigem Metallgate und mit einem Lese-Interface des externen Schaltkreises, welches isoliert ist vom Schreib/Lösch-Interface des Programmierungsschaltkreises. |
| US5282161A (en) * | 1990-12-31 | 1994-01-25 | Sgs-Thomson Microelectronics S.R.L. | Eeprom cell having a read interface isolated from the write/erase interface |
| KR100974729B1 (ko) * | 2010-04-06 | 2010-08-06 | 주식회사신원 | 앙고라 헤어의 분리방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7500550A (nl) * | 1975-01-17 | 1976-07-20 | Philips Nv | Halfgeleider-geheugeninrichting. |
| DE2916884C3 (de) * | 1979-04-26 | 1981-12-10 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Programmierbare Halbleiterspeicherzelle |
| US4404577A (en) * | 1980-06-30 | 1983-09-13 | International Business Machines Corp. | Electrically alterable read only memory cell |
| JPS59155968A (ja) * | 1983-02-25 | 1984-09-05 | Toshiba Corp | 半導体記憶装置 |
| IT1198109B (it) * | 1986-11-18 | 1988-12-21 | Sgs Microelettronica Spa | Cella di memoria eeprom a singolo livello di polisilicio con zona di ossido di tunnel |
-
1988
- 1988-06-15 JP JP63147779A patent/JPH02125470A/ja active Pending
-
1989
- 1989-06-12 EP EP89305915A patent/EP0347148A3/en not_active Withdrawn
- 1989-06-14 KR KR1019890008165A patent/KR0138915B1/ko not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006186403A (ja) * | 1997-04-28 | 2006-07-13 | Nippon Steel Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0138915B1 (ko) | 1998-06-01 |
| EP0347148A3 (en) | 1990-08-16 |
| KR910001763A (ko) | 1991-01-31 |
| EP0347148A2 (en) | 1989-12-20 |
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