JPH0558143B2 - - Google Patents
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- Publication number
- JPH0558143B2 JPH0558143B2 JP60111613A JP11161385A JPH0558143B2 JP H0558143 B2 JPH0558143 B2 JP H0558143B2 JP 60111613 A JP60111613 A JP 60111613A JP 11161385 A JP11161385 A JP 11161385A JP H0558143 B2 JPH0558143 B2 JP H0558143B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- circuit
- signal generation
- clock signal
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路を試験するためのい
わゆるICテスタに関する。
わゆるICテスタに関する。
従来のICテスタは、１つの基本クロツク信号
発生回路と、１つの試験サイクル信号発生回路
と、複数個の試験クロツク信号発生回路とを備
え、複数個の試験クロツク信号発生回路に、前記
基本クロツク信号とサイクル信号とが一様に入力
されていた。試験クロツク信号発生回路では、サ
イクル信号を１サイクルとして基本クロツクを計
数し、１サイクル内に２つのエツジをもつ試験ク
ロツク信号を発生していた。したがつて複数個の
試験クロツク信号発生回路があつても、同一のサ
イクルでしか試験クロツクを発生できなかつた。
発生回路と、１つの試験サイクル信号発生回路
と、複数個の試験クロツク信号発生回路とを備
え、複数個の試験クロツク信号発生回路に、前記
基本クロツク信号とサイクル信号とが一様に入力
されていた。試験クロツク信号発生回路では、サ
イクル信号を１サイクルとして基本クロツクを計
数し、１サイクル内に２つのエツジをもつ試験ク
ロツク信号を発生していた。したがつて複数個の
試験クロツク信号発生回路があつても、同一のサ
イクルでしか試験クロツクを発生できなかつた。
ところで、高速メモリとして、ページモードを
有するICメモリの、ページモードによる読みだ
しの試験を行なう場合には、第２図に示すような
試験クロツクが必要になる。RAS信号を数サイ
クルの間保持しながらCAS信号を各サイクルご
とに発生しなければならず、従来のICテスタで、
この試験クロツクを発生させるには、各サイクル
ごとにタイミングデータをリアルタイムで変化さ
せることが必要になり、プログラムが極めて煩雑
になる欠点があつた。
有するICメモリの、ページモードによる読みだ
しの試験を行なう場合には、第２図に示すような
試験クロツクが必要になる。RAS信号を数サイ
クルの間保持しながらCAS信号を各サイクルご
とに発生しなければならず、従来のICテスタで、
この試験クロツクを発生させるには、各サイクル
ごとにタイミングデータをリアルタイムで変化さ
せることが必要になり、プログラムが極めて煩雑
になる欠点があつた。
本発明の目的は、上記のRAS、CAS信号のよ
うに、互いにサイクル期間を異にする試験クロツ
クを同時に発生することのできるICテスタを提
供することになる。
うに、互いにサイクル期間を異にする試験クロツ
クを同時に発生することのできるICテスタを提
供することになる。
本発明のICテスタは、基本クロツク信号とサ
イクル信号とを入力し、分周する複数個の分周回
路と、該分周回路の出力信号をそれぞれ入力し試
験クロツクを発生する複数個の試験クロツク信号
発生回路と、前記各分周回路の分周比および各試
験クロツク信号発生回路の出力タイミングを個別
に設定できる制御回路とを設けたものである。
イクル信号とを入力し、分周する複数個の分周回
路と、該分周回路の出力信号をそれぞれ入力し試
験クロツクを発生する複数個の試験クロツク信号
発生回路と、前記各分周回路の分周比および各試
験クロツク信号発生回路の出力タイミングを個別
に設定できる制御回路とを設けたものである。
複数個の分周回路は分周比をそれぞれ異なつて
設定できる。したがつて、例えば分周比の大きい
分周回路に接続した試験クロツク信号発生回路の
出力をRAS信号とし、分周比の小さい分周回路
に対する同様の出力をCAS信号とし、両方のタ
イミング信号を合わせれば第２図のような試験ク
ロツクを得ることができる。
設定できる。したがつて、例えば分周比の大きい
分周回路に接続した試験クロツク信号発生回路の
出力をRAS信号とし、分周比の小さい分周回路
に対する同様の出力をCAS信号とし、両方のタ
イミング信号を合わせれば第２図のような試験ク
ロツクを得ることができる。
第１図は本発明の一実施例の回路ブロツク図で
ある。基本クロツク信号発生回路１と、試験サイ
クル信号発生回路３の出力信合２，４は複数個の
分周回路５a〜５oに入力する。各分周回路５a〜
５oはその分周比を制御回路６からの信号により
別々に設定できる。この分周回路５a〜５oの分周
信号７a〜７oは試験クロツク信号発生回路８a〜
８oに入力する。あらかじめ設定されたタイミン
グデータにしたがつて、制御回路６は試験クロツ
ク信号発生回路８ａ〜８ｎから試験クロツク信号
９ａ〜９ｎを駆動増幅器１０a〜１０oを介して集
積回路１１に送る。第２図の信号を発生するため
には、試験クロツク信号発生回路８a，８bからそ
れぞれRAS信号、CAS信号を送りだすものとし
て分周回路５aの分周比を６、分周回路５ｂの分
周比を１に設定するとともに、RAS信号、CAS
信号のタイミングを調整すればよい。
ある。基本クロツク信号発生回路１と、試験サイ
クル信号発生回路３の出力信合２，４は複数個の
分周回路５a〜５oに入力する。各分周回路５a〜
５oはその分周比を制御回路６からの信号により
別々に設定できる。この分周回路５a〜５oの分周
信号７a〜７oは試験クロツク信号発生回路８a〜
８oに入力する。あらかじめ設定されたタイミン
グデータにしたがつて、制御回路６は試験クロツ
ク信号発生回路８ａ〜８ｎから試験クロツク信号
９ａ〜９ｎを駆動増幅器１０a〜１０oを介して集
積回路１１に送る。第２図の信号を発生するため
には、試験クロツク信号発生回路８a，８bからそ
れぞれRAS信号、CAS信号を送りだすものとし
て分周回路５aの分周比を６、分周回路５ｂの分
周比を１に設定するとともに、RAS信号、CAS
信号のタイミングを調整すればよい。
以上、詳しく説明したように、本発明のICテ
スタはサイクル期間を異にする複数個の試験クロ
ツクを特別に複雑なプログロミングによらず容易
に発生できる。したがつて例えばメモリICのペ
ージモード試験なども容易にできる。
スタはサイクル期間を異にする複数個の試験クロ
ツクを特別に複雑なプログロミングによらず容易
に発生できる。したがつて例えばメモリICのペ
ージモード試験なども容易にできる。
第１図は本発明の一実施例を示す回路ブロツク
図、第２図はメモリICのページモードの波形図
である。 １……基準クロツク信号発生回路、３……試験
サイクル信号発生回路、5a〜５o……分周回路、
６……制御回路、８a〜８o……試験クロツク信号
発生回路、１１……集積回路（IC）。
図、第２図はメモリICのページモードの波形図
である。 １……基準クロツク信号発生回路、３……試験
サイクル信号発生回路、5a〜５o……分周回路、
６……制御回路、８a〜８o……試験クロツク信号
発生回路、１１……集積回路（IC）。
Claims (1)
- 【特許請求の範囲】 １ 基本クロツク信号発生回路の出力である基本
クロツク信号を試験サイクル信号発生回路の出力
であるサイクル信号により計数することで試験ク
ロツクを発生する集積回路試験装置において、 前記基本クロツク信号とサイクル信号とを入力
し、分周する複数個の分周回路と、該分周回路の
出力信号をそれぞれ入力し、試験クロツクを発生
する複数個の試験クロツク信号発生回路と、前記
各分周回路の分周比、および各試験クロツク信号
発生回路の出力タイミングを個別に設定できる制
御回路とを設けたことを特徴とする集積回路試験
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60111613A JPS61270676A (ja) | 1985-05-24 | 1985-05-24 | 集積回路試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60111613A JPS61270676A (ja) | 1985-05-24 | 1985-05-24 | 集積回路試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61270676A JPS61270676A (ja) | 1986-11-29 |
| JPH0558143B2 true JPH0558143B2 (ja) | 1993-08-25 |
Family
ID=14565772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60111613A Granted JPS61270676A (ja) | 1985-05-24 | 1985-05-24 | 集積回路試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61270676A (ja) |
-
1985
- 1985-05-24 JP JP60111613A patent/JPS61270676A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61270676A (ja) | 1986-11-29 |
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