JPH0558199B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明はパーソナルコンピユータ等の情報処理
装置に用いられる表示装置のウインドウ表示制御
回路に関する。

［従来技術とその問題点］ ビジネス用のパーソナルコンピユータに用いら
れるCRTデイスプレイ装置に於いては、表示画
面を任意の二次元座標により指定された複数の四
辺形領域に区分し、その各領域に任意の画像を表
示する所謂マルチビユーポート（multi−
viewport）手法が用いられている。このマルチ
ビユーポートを実現するためのウインドウイング
処理に於いて、各ウインドウ（window）に枠付
けを施す機能を持たせる場合、従来では、ウイン
ドウ枠の枠付け処理をウインドウ処理と同様に、
CPUの制御の下に特定のソフトウエアを用いて
実現していた。又、従来では、ウインドウの移
動、変更等を行なう際、その度に表示メモリの内
容（イメージデータ）を書き換えなければならな
かつた。

従つて、従来では、CRTデイスプレイに於い
て、マルチビユーポートを実現すべく、ウインド
ウの処理機能をもたせようとすると、その処理に
かかるソフトウエアが非常に繁雑になり、これに
伴いシステム全体の制御が複雑化してCPUにか
かる負担が非常に大きいとともに、ウインドウの
移動、変更時等に於いて、その都度表示メモリの
イメージデータの書き換えが必要となることか
ら、多くの処理時間を要し、従つて処理スピード
が遅くなるという欠点を有していた。

［発明の目的］ 本発明は上記実情に鑑みなされたもので、表示
メモリの書替えを行なうことなく、簡単なハード
ウエアにて、ウインドウの移動、変更を可能にし
たウインドウ表示制御回路を提供することを目的
とする。

［発明の要点］ 本発明は、表示画面に複数のウインドウを表示
するウインドウ表示制御回路であつて、表示画面
に対応する水平方向の所定ドツト単位毎のウイン
ドウ表示位置を示す水平ポインタを前記複数のウ
インドウにおける各ウインドウに対応して記憶す
る水平ポインタ記憶手段と、この水平ポインタ記
憶手段に記憶された各ウインドウに対応する前記
水平ポインタを水平方向の所定ドツト走査に同期
して読み出す手段と、表示画面に対応する垂直方
向の所定ラスタ単位毎のウインドウ表示位置を示
す垂直ポインタを前記複数のウインドウにおける
各ウインドウに対応して記憶する垂直ポインタ記
憶手段と、この垂直ポインタ記憶手段に記憶され
た各ウインドウに対応する前記垂直ポインタを所
定ラスタ走査に同期して読み出す手段と、前記複
数のウインドウを表示画面に表示する際における
各ウインドウの重ね合わせ順序を指定する複数の
優先順位情報を記憶する優先順位情報記憶手段
と、この優先順位情報記憶手段に記憶された複数
の優先順位情報の中から１つの優先順位情報を指
定する指定手段と、前記水平ポインタ記憶手段か
ら読出された水平ポインタの内容および前記垂直
ポインタ記憶手段から読出された垂直ポインタの
内容に基づいて、ウインドウ表示期間を示す情報
を各ウインドウ毎に設定する手段と、この手段の
設定内容および前記指定手段で指定される前記優
先順位情報記憶手段の優先順位情報に基づいて所
定のウインドウ表示データをアクセスするための
表示アドレスを発生する手段とを具備し、表示メ
モリの書替えを行なうことなく、簡単なハードウ
エアにて、表示画面に複数のウインドウを指定さ
れた優先順位に基づいた重ね合わせ順序で表示で
き、ウインドウの移動、変更を行なうことができ
る構成としたものである。

［実施例］ 以下図面を参照して本発明の一実施例を説明す
る。ここでは、最大４つのウインドウＷ０，Ｗ
１，Ｗ２，Ｗ３を重ねて又は分離して表示できる
構成とし、かつ１キヤラクタを16×16ドツトで表
示し、画面の書替え（CPUのウインドウRAMア
クセス）は垂直帰線期間を利用して行なうものと
する。

第１図は本発明の一実施例に於ける要部の構成
を示すブロツク図である。

図中、１はデータバス２及びアドレスバス３を
介してCPUに接続され、CPUの制御の下にCRT
表示部の表示制御を行なうCRT制御部である。
このCRT制御部１からは、画面走査のための、
水平同期信号（HSYNC）、垂直同期信号
（VSYNC）、基本クロツク（ドツトクロツク；
CLOCK）、キヤラクタクロツク（CCLK）、更に
は画面走査のための表示アドレス（CA）等を出
力する。

４はデータバス２を介してCPUより、ウイン
ドウ表示のための各種表示制御データを受けると
ともに、CRT制御部１より、水平同期信号
（HSYNC）、キヤラクタクロツク（CCLK）、表
示アドレス（CA）等を受けて、ウインドウ表示
のための変換された表示アドレス（CCA）、およ
び固定画面のオン・オフ制御信号（su）を出力す
るウインドウ制御部である。このウインドウ制御
部４の具体的な構成は第２図に示され、その詳細
は後述する。

５は表示イメージデータが貯えられるウインド
ウRAMであり、ここでは４画面分の記憶領域を
有し、そのうちの予め定められた１画面分の領域
を固定画面（背景画面）領域として、これらの各
領域に於いて最大４つのウインドウに対する画面
領域が指定できる。

６はデータバス２及びアドレスバス３を介して
CPUに接続され、CPUの制御の下にウインドウ
RAM５のリード／ライト制御を行なうRAM制
御部である。このRAM制御部６からは、CPUの
RAMアクセス時にCPUアドレス（CPU−Ａ）を
選択し、表示リフレツシユ時に表示アドレス
（CCA）を選択するためのアドレス選択制御信号
（AS）、CPUからの書込み指示に従い、垂直帰線
期間に於いて書込みモードを指定し、表示アクセ
ス時に於いて読出しモードを指定するリード／ラ
イト制御信号（Ｒ／Ｗ）、ウインドウRAM５の
出力（読出し）データを取込むためのロード信号
（LO）等が選択的に出力される。

７はRAM制御部６からのアドレス選択制御信
号（AS）に従い表示アドレス（CCA）又はCPU
アドレス（CPU−Ａ）を選択し、ウインドウ
RAM５に供給するアドレスセレクタである。

８はRAM制御部６からのロード信号（LO）
に従い、ウインドウRAM５から読出された表示
データを貯える表示データバツフアである。

９は表示データバツフア８の出力データ、即ち
ここでは16ビツト単位のイメージデータをラツチ
するラツチ回路であり、固定画面のオン・オフ制
御信号（su）がオフを示す“０”状態の際にラツ
チを解除し、オール“０”のイメージデータを出
力する。

１０は上記ラツチ回路９より出力される16ビツ
ト幅の表示データ（イメージデータ）をCRT制
御部１より発生されるドツトクロツク
（CLOCK）に従い順次シリアル変換しビデオ信
号として出力するパラレル−シリアル変換回路で
ある。

１１はデータバス２とウインドウRAM５との
間の表示データ（イメージデータ）の転送制御を
行なうバス制御部である。

第２図は上記したウインドウ制御部４の内部構
成を示すブロツク図である。

図中、２１は上記CRT制御部１より発生され
るキヤラクタクロツク（CCLK）を受けて表示走
査に同期した行単位のキヤラクタカウント（ここ
では０〜47）を行なうカウンタである。２２は
CPUからの書込み指令（WE_H）に従い上記カウ
ンタ２１のカウント出力又はCPUより指定され
たデータバス２上のポインタアドレス（６ビツ
ト）の何れか一方を選択するアドレスセレクタで
あり、CPUからの書込み指令（WE_H）が書込み
モードを示している際にデータバス２上のCPU
の指定アドレスを選択する。２３は４つのウイン
ドウＷ０，Ｗ１，Ｗ２，Ｗ３の各横方向（水平方
向）の開始・終了位置（桁位置）を指定するため
のウインドウ位置指定データ、即ち４つの各ウイ
ンドウＷ０，Ｗ１，Ｗ２，Ｗ３に対する文字桁単
位の横枠位置を指定する水平ポインタ情報を記憶
し、この水平ポインタ情報を文字桁（16ドツト）
単位の表示走査に同期して順次読出し制御する水
平ポインタRAMであり、CPUからの書込み指令
（WE_H）が書込みモードを示している際に、アド
レスセレクタ２２より出力されるCPUの指定ア
ドレスに従い、CPUより送出された４ビツト単
位の水平ポインタ情報HP０，HP１，HP２，
HP３を順次記憶する。

２４は水平ポインタRAM２３より出力される
４ビツト単位の水平ポインタ情報HP０，HP１，
HP２，HP３を保持するフリツプフロツプ回路
である。このフリツプフロツプ回路２４に貯えら
れた水平ポインタ情報HP０，HP１，HP２，
HP３のうち、HP０に対応するポインタ出力を
HO０，HP１に対応するポインタ出力をHO１，
HP２に対応するポインタ出力をHO２，HP３に
対応するポインタ出力をHO３として表わす。

２５は上記CRT制御部１より発生される水平
同期信号（HSYNC）を受けて表示走査に同期し
たフイールド単位のラスタ（スライスライン）カ
ウント（ここでは０〜511）を行なうカウンタで
ある。２６はCPUからの書込み指令（WE_V）に
従い上記カウンタ２５のカウント出力又はCPU
より指定されたデータバス２上のポインタアドレ
ス（９ビツト）の何れか一方を選択するアドレス
セレクタであり、CPUからの書込み指令（WE_V）
が書込みモードを示している際にデータバス２上
のCPUの指定アドレスを選択する。２７は４つ
のウインドウＷ０，Ｗ１，Ｗ２，Ｗ３の各縦方向
（垂直方向）の開始・終了位置（ラスタ位置）を
指定するためのウインドウ位置指定データ、即ち
４つの各ウインドウＷ０，Ｗ１，Ｗ２，Ｗ３に対
する縦ドツト単位の垂直ポインタ情報を記憶し、
この垂直ポインタ情報をライン走査に同期して順
次読出し制御する垂直ポインタRAMであり、
CPUからの書込み指令（WE_V）が書込みモード
を示している際に、アドレスセレクタ２６より出
力されるCPUの指定アドレスに従い、CPUより
送出された４ビツト単位の垂直ポインタ情報VP
０，VP１，VP２，VP３を順次記憶する。２８
は垂直ポインタRAM２７より出力される４ビツ
ト単位の垂直ポインタ情報VP０，VP１，VP２，
VP３を保持するフリツプフロツプ回路である。
このフリツプフロツプ回路２８に貯えられた垂直
ポインタ情報VP０，VP１，VP２，VP３のう
ち、VP０に対応するポインタ出力をVO０，VP
１に対応するポインタ出力をVO１，VP２に対
応するポインタ出力をVO２，VP３に対応する
ポインタ出力をVO３として表わす。

２９₀はフリツプフロツプ回路２４に貯えられ
た４ビツト単位の水平ポインタ情報のうち、第１
のウインドウＷ０に対する文字桁単位の開始位置
及び終了位置を示す一対の前記ポインタ出力HO
０を受けて、上記開始位置を示す信号の立上りか
ら上記終了位置を示す信号の立上りまでの期間に
亙つて“１”出力状態となるラツチ回路、２９₁
は同第２のウインドウＷ１に対する文字桁単位の
開始位置及び終了位置を示す一対の前記ポインタ
出力HO１を受けて、上記開始位置を示す信号の
立上りから上記終了位置を示す信号の立上りまで
の期間に亙つて“１”出力状態となるラツチ回
路、２９₂は同第３のウインドウＷ２に対する文
字桁単位の開始位置及び終了位置を示す一対の前
記ポインタ出力HO２を受けて、上記開始位置を
示す信号の立上りから上記終了位置を示す信号の
立上りまでの期間に亙つて“１”出力状態となる
ラツチ回路、２９₃は同第４のウインドウＷ３に
対する文字桁単位の開始位置及び終了位置を示す
一対の前記ポインタ出力HO３を受けて、上記開
始位置を示す信号の立上りから上記終了位置を示
す信号の立上りまでの期間に亙つて“１”出力状
態となるラツチ回路である。このラツチ回路２９
_０〜２９₃の各ラツチ出力のうち、ラツチ回路２９
_０のラツチ出力をHL０、ラツチ回路２９₁のラツ
チ出力をHL１、ラツチ回路２９₂のラツチ出力を
HL２、ラツチ回路２９₃のラツチ出力をHL３で
表わす。

又、３０₀はフリツプフロツプ回路２８に貯え
られた垂直ポインタ情報のうち、第１のウインド
ウＷ０に対する縦ドツト単位の開始位置及び終了
位置を示す一対の前記ポインタ出力VO０を受け
て、上記開始位置を示す信号の立上りから上記終
了位置を示す信号の立上りまでの期間に亙つて
“１”出力状態となるラツチ回路、３０₁は同第２
のウインドウＷ１に対する縦ドツト単位の開始位
置及び終了位置を示す一対の前記ポインタ出力
VO１を受けて、上記開始位置を示す信号の立上
りから上記終了位置を示す信号の立上りまでの期
間に亙つて“１”出力状態となるラツチ回路、３
０₂は同第３のウインドウＷ２に対する縦ドツト
単位の開始位置及び終了位置を示す一対の前記ポ
インタ出力VO２を受けて、上記開始位置を示す
信号の立上りから上記終了位置を示す信号の立上
りまでの期間に亙つて“１”出力状態となるラツ
チ回路、３０₃は同第４のウインドウＷ３に対す
る縦ドツト単位の開始位置及び終了位置を示す一
対の前記ポインタ出力VO３を受けて、上記開始
位置を示す信号の立上りから上記終了位置を示す
信号の立上りまでの期間に亙つて“１”出力状態
となるラツチ回路である。このラツチ回路３０₀
〜３０₃の各ラツチ出力のうち、ラツチ回路３０₀
のラツチ出力をVL０、ラツチ回路３０₁のラツチ
出力をVL１、ラツチ回路３０₂のラツチ出力を
VL２、ラツチ回路３０₃のラツチ出力をVL３で
表わす。

ここで、上記ラツチ回路２９₀〜２９₃はこれと
対応するウインドウＷ０，Ｗ１，Ｗ２，Ｗ３のラ
ツチ回路３０₀〜３０₃の出力が“０”のとき、そ
のラツチ内容がクリア“１”→“０”）され、ラ
ツチ回路３０₀〜３０₃は後述する画面オン・オフ
指定レジスタ３１の対応するビツトの内容が
“０”のとき、そのラツチ内容が同様にクリアさ
れる。

３１は垂直帰線期間に於いて、データバス２を
介しCPUより送出された固定画面及び各ウイン
ドウに対する画面オン・オフ指定情報を貯える画
面オン・オフ指定レジスタであり、CPUからの
ロードタイミング信号（LA）に従いデータバス
２上の５ビツトの画面オン・オフ指定情報を貯え
るもので、その５ビツトの画面オン・オフ指定情
報のうち、ビツトＳ０がウインドウＷ０、ビツト
Ｓ１がウインドウＷ１、ビツトＳ２がウインドウ
Ｗ２、ビツトＳ３がウインドウＷ３、ビツトＳ４
が固定画面に対応し、それぞれビツト出力が
“０”のとき、対応画面の消去を示す。

３２は垂直帰線期間に於いて、データバス２を
介しCPUより送出されたウインドウ優先順位指
定情報を貯えるプライオリテイレジスタであり、
CPUからのロードタイミング信号（LB）に従
い、４つのウインドウＷ０，Ｗ１，Ｗ２，Ｗ３の
重ね合わせ順序（計24通り）を指定する５ビツト
の優先順位指定情報を貯える。

３３は上記ラツチ回路２９₀〜２９₃の各ラツチ
出力HL０，HL１，HL２，HL３、及び上記プ
ライオリテイレジスタ３２の各ビツト出力Ｓ４〜
Ｓ０を入力データ（読出しアドレス）として、そ
の入力データに固有の３ビツトのウインドウ表示
制御のための優先度制御情報Ｐ１，Ｐ２，Ｐ３を
出力するプライオリテイROMである。ここで上
記優先度制御情報Ｐ１，Ｐ２，Ｐ３のうち、Ｐ３
は［固定画面／ウインドウ］の表示指定ビツトと
なり、Ｐ２，Ｐ１はウインドウの選択指定ビツト
となるもので、Ｐ０＝“１”で固定画面表示、Ｐ
０＝“０”でウインドウ表示を示し、Ｐ２，Ｐ１
＝“０”でウインドウＷ０，Ｐ２＝“０”、Ｐ１＝
“１”でウインドウＷ１，Ｐ２＝“１”、Ｐ１＝
“０”でウインドウＷ２，Ｐ２，Ｐ１＝“１”でウ
インドウＷ３をそれぞれ示す。

３４は垂直帰線期間に於いて、データバス２を
介しCPUより送出されるオフセツトRAM指定ア
ドレス、及びその指定領域に貯えられるオフセツ
トアドレスの一部をラツチするオフセツトレジス
タであり、CPUからのロードタイミング信号
（LC）に従い、各ウインドウに対するオフセツト
アドレスを後述するオフセツトRAM３６に格納
するための２ビツトのアドレスデータをビツトＳ
１５，Ｓ１４に貯え、その領域に貯えられるオフ
セツトアドレス（18ビツト）の一部（ここでは上
位２ビツト）をビツトＳ１，Ｓ０に貯える。

３５はCPUからの書込み指令（WE₀）に従い、
オフセツトアドレスの書込み時に於いて、オフセ
ツトレジスタ３４のビツトＳ１５，Ｓ１４に貯え
られた２ビツトのデータをオフセツトRAM３６
のアドレスとして選択し、表示動作時に於いては
プライオリテイROM３３より出力される優先度
制御情報Ｐ１，Ｐ２，Ｐ３のうちのＰ１，Ｐ２の
２ビツトのデータをオフセツトRAM３６のアド
レスとして選択するアドレスセレクタである。

３６は垂直帰線期間に於いて、データバス２を
介しCPUより送出された各ウインドウＷ０，Ｗ
１，Ｗ２，Ｗ３に対する各18ビツト構成のオフセ
ツトアドレスを記憶し、表示動作時に於いて、プ
ライオリテイROM３３の出力データＰ１，Ｐ２
に従うオフセツトアドレスを読出すオフセツト
RAMであり、CPUからの書込み指令（WE₀）に
従い、オフセツトレジスタ３４のビツトＳ１５，
Ｓ１４に貯えられた２ビツトのアドレスデータに
より指定された番地領域に、同じくオフセツトレ
ジスタ３４のビツトＳ１，Ｓ０に貯えられた上位
２ビツトのオフセツトアドレス及びデータバス２
上の残る16ビツトのオフセツトアドレスを格納す
る。

３７はプライオリテイROM３３の出力ビツト
Ｐ３の内容に従い、オフセツトRAM３６の出力
データ即ちオフセツトアドレスを選択的にインヒ
ビツトするアンド回路であり、プライオリテイ
ROM３３の出力ビツトＰ３が固定画面の表示を
示す“１”となつている際に、インバータ３９の
出力（“０”）により、オフセツトアドレスの後述
する加算回路３８への入力が禁止される。

３８は上記CRT制御部１より出力される表示
アドレス（CA）に、アンド回路３７を介して選
択的に出力されるオフセツトアドレスを加算し、
ウインドウRAM５の表示アドレス（CCA）を得
る加算回路である。

４０はプライオリテイROM３３のビツト出力
Ｐ３と、インバータ４１で反転された画面オン・
オフ指定レジスタ３１のビツト出力Ｓ４とを受け
て固定画面のオン・オフ制御信号（su）を出力す
るナンド回路である。

第３図は上記第２図に示すラツチ回路２９₀〜
２９₃の内部回路構成を示す回路ブロツク図、第
４図は上記第２図に示すラツチ回路３０₀〜３０₃
の内部回路構成を示す回路ブロツク図であり、Ｄ
形フリツプフロツプFF１，FF４、デイレイドフ
リツプフロツプ等を主構成要素として容易に実現
される。

第５図は上記第２図に示す水平ポインタRAM
２３のデータ記憶例を示し、第６図はそのデータ
に従う各部の信号タイミングを示すタイムチヤー
トである。又、第７図は上記第２図に示す垂直ポ
インタRAM２７のデータ記憶例を示し、第５図
はそのデータに従う各部の信号タイミングを示す
タイムチヤートである。尚、第６図の各部信号状
態は、第７図、及び第８図に於ける502ラスタ目
のラスタタイミングを例にとつて示している。従
つて、上記ラスタタイミングでは、ラツチ回路３
０₀のラツチ出力VL０が既に“０”となつている
ことから、ラツチ回路２９₀のラツチ出力HL０が
強制的に“０”に戻されている。

第９図は第２図に示すプライオリテイROM３
３のアドレスＡ８〜Ａ０と出力データ（優先度制
御情報：Ｐ１，Ｐ２，Ｐ３）との対応を示す図で
ある。

第１０図は上記第１図に示すウインドウRAM
５内の指定ウインドウの画面領域を含めたマツプ
を示したもので、ここでは４画面分の記憶領域
PA，PB，PC，PDを有し、そのうちの予め定め
られた１画面分の領域PAを固定画面（背景画面）
領域として、これらの各領域に於いて最大４つの
ウインドウＷ０，Ｗ１，Ｗ２，Ｗ３に対する画面
領域Ｍ０，Ｍ１，Ｍ２，Ｍ３が指定できる。尚、
図中、ｍ０，ｍ１，ｍ２，ｍ３は各ウインドウ領
域のスタートアドレスを示し、ｎ０〜ｎ３は各ウ
インドウを固定画面領域PAに於いて重ね合わせ
た際の各ウインドウ領域のスタートアドレスを示
している。従つて、ここでは、ｍ０−ｎ０がウイ
ンドウＷ０のオフセツトアドレスOF０，ｍ１−
ｎ１がウインドウＷ１のオフセツトアドレスOF
１，ｍ２−ｎ２がウインドウＷ２のオフセツトア
ドレスOF２，ｍ３−ｎ３がウインドウＷ３のオ
フセツトアドレスOF３となる。

第１１図は上記第２図に示すオフセツトRAM
３６の２ビツトのアドレス入力（Ａ０，Ａ１＝Ｐ
１，Ｐ２（又はオフセツトレジスタ３４のＳ１
５，Ｓ１４））とオフセツトアドレスOF０〜OF
３との対応を示す図である。

第１２図は上記各ウインドウＷ０，Ｗ１，Ｗ
２，Ｗ３の表示状態（ビユーポート）を示す図で
ある。

ここで第１図乃至第１２図を参照して一実施例
の作用を説明する。

通常の表示動作時に於いて、CRT制御部１は、
CPUの制御の下にCRT表示部を表示制御し、ウ
インドウRAM５の固定画面領域PAに格納され
た固定画面、又はウインドウ制御部４のウインド
ウ指定によるビユーポート画面をCRT上に表示
出力制御する。この際、CPUは、表示イメージ
の更新、マルチウインドウの設定等、各種情報の
更新及び設定を何れも垂直帰線期間に於いて選択
的に行なう。即ち、イメージデータの書替えを行
なう際、CPUは、垂直帰線期間に於いて、デー
タバス２を介しデータ書込み指令をRAM制御部
６に送出した後、アドレスバス３上にCPUアド
レス（CPU−Ａ）を送出し、データバス２上に
書込み対象となるイメージデータを送出する。
RAM制御部６はCPUより受けたデータ書込み指
令に従い、その指令内容に応じたアドレス選択制
御信号（AS）、リード／ライト制御信号（Ｒ／
Ｗ）等を出力して、アドレスセレクタ７をCPU
アドレスの選択モードにし、ウインドウRAM５
を書込みモードにする。これにより、ウインドウ
RAM５には、アドレスバス３上のCPUアドレス
がアドレスセレクタ７を介し、書込みアドレスと
して与えられるとともに、データバス２上のイメ
ージデータがバス制御部１１を介し、書込みデー
タとして与えられ、ウインドウRAM５のイメー
ジデータ更新が行われる。

又、ウインドウ表示のための各種情報をウイン
ドウ制御部４に設定する際、CPUは、垂直帰線
期間に於いて、データバス２を介し、設定すべき
各種の情報、及びその設定制御信号を選択的にウ
インドウ制御部４に設定する。具体的には、ロー
ドタイミング信号（LA）により、画面オン・オ
フ指定情報を画面オン・オフ指定レジスタ３１に
設定し、ロードタイミング信号（LB）により、
ウインドウ優先順位指定情報をプライオリテイレ
ジスタ３２に設定し、ロードタイミング信号
（LC）により、２ビツトのオフセツトRAM指定
アドレス、及びその指定領域に貯えられるオフセ
ツトアドレス（18ビツト）の一部（２ビツト）を
オフセツトレジスタ３４に設定する。

又、オフセツトRAM３６へ各種ウインドウＷ
０，Ｗ１，Ｗ２，Ｗ３のオフセツトアドレスを設
定する際は、ロードタイミング信号（LC）によ
り、２ビツトのオフセツトRAM指定アドレス、
及びその指定領域に貯えられるオフセツトアドレ
ス（18ビツト）の一部（２ビツト）をオフセツト
レジスタ３４に設定した後、データバス２上に書
込み対象となる残りのオフセツトアドレス（16ビ
ツト）を送出し、アドレスセレクタ３５、及びオ
フセツトRAM３６にそれぞれ書込み指令
（WE₀）を送出して、オフセツトRAM３６の上
記２ビツトのオフセツトRAM指定アドレスに従
う記憶領域に、ウインドウRAM５の各ウインド
ウＷ０，Ｗ１，Ｗ２，Ｗ３に対する画面領域Ｍ
０，Ｍ１，Ｍ２，Ｍ３を指定するための18ビツト
構成のオフセツトアドレスOF０，OF１，OF２，
OF３を書込む。

更に、書込み指令（WE_H）により、水平ポイ
ンタRAM２３に、例えば第５図に示すような、
各ウインドウＷ０，Ｗ１，Ｗ２，Ｗ３の横方向
（水平方向）の開始・終了位置（桁位置）を指定
するための水平ポインタ情報を設定し、又、書込
み指令（WE_V）により、垂直ポインタRAM２７
に、例えば第７図に示すような、各ウインドウＷ
０，Ｗ１，Ｗ２，Ｗ３の縦方向（垂直方向）の開
始・終了位置（ラスタ位置；縦ドツト位置）を指
定するための垂直ポインタ情報を設定する。

このように、CPUの制御の下に、垂直帰線期
間に於いて、ウインドウRAM５上の表示イメー
ジの更新、ウインドウ情報の設定等が行われる。

上述した各種ウインドウ情報設定後の表示動作
時（表示リフレツシユ時）に於いては、表示ウイ
ンドウ制御部４より、オフセツトアドレスOF０，
OF１，OF２，OF３をもとに変換処理された表
示アドレス（CCA）が出力されて、該アドレス
（CCA）によりウインドウRAM５が読出し制御
され、ウインドウRAM５より読出された表示デ
ータ（イメージデータ）が表示データバツフア
８、ラツチ回路９を経てパラレル−シリアル変換
回路１０に入力され、シリアルデータに変換され
た後、ビデオ信号として図示しないCRT表示部
に送出される。

ここで、ウインドウ、及びウインドウ枠の表示
動作を第２図乃至第１２図を参照して説明する。
ウインドウRAM５に於いて、カウンタ２１は、
CRT制御部１からのキヤラクタクロツク
（CCLK）をもとに、表示走査に同期した行単位
のキヤラクタカウント（０〜47）を行なう。この
カウンタ２１のカウント出力は、ウインドウＷ
０，Ｗ１，Ｗ２，Ｗ３の横方向（水平方向）の開
始・終了位置（桁位置）を指定するための水平ポ
インタ情報の読出し用のアドレスとして、アドレ
スセレクタ２２を介し、水平ポインタRAM２３
に供給される。これにより、水平ポインタRAM
２３からは、第５図、及び第６図に示す如く、キ
ヤラクタクロツク（CCLK）に同期して、各ウイ
ンドウＷ０，Ｗ１，Ｗ２，Ｗ３にビツト対応がと
られた４ビツトを単位とする水平ポインタ情報
HP０，HP１，HP２，HP３が順次読出され、
その都度、フリツプフロツプ回路２４に保持され
る。

一方、カウンタ２５はCRT制御部１からの水
平同期信号（HSYNC）をもとに、表示走査に同
期したフイールド単位のラスタカウント（０〜
511）行なう。このカウンタ２５のカウント出力
はウインドウの縦方向（垂直方向）の開始・終了
位置（ラスタ位置）を指定するための垂直ポイン
タ情報の読出し用アドレスとして、アドレスセレ
クタ２６を介し、垂直ポインタRAM２７に供給
される。これにより、垂直ポインタRAM２７か
らは、第７図、及び第８図に示す如く、水平同期
信号（HSYNC）即ちラスタ走査に同期して、各
ウインドウＷ０，Ｗ１，Ｗ２，Ｗ３にビツト対応
がとられた４ビツトを単位とする垂直ポインタ情
報VP０，VP１，VP２，VP３が順次読出され、
その都度、フリツプフロツプ回路２８に保持され
る。

そして、上記フリツプフロツプ回路２４のポイ
ンタ出力HO０，HO１，HO２，出力HO３は、
ラツチ回路２９₀〜２９₃に供給され、又、フリツ
プフロツプ回路２８のポインタ出力VO０，VO
１，VO２，VO３は、ラツチ回路３０₀〜３０₃に
供給される。

上記ラツチ回路２９₀〜２９₃は、フリツプフロ
ツプ回路２４の対応するポインタHO０，HO１，
HO２，HO３を受け、ラツチ回路３０₀〜３０₃
はフリツプフロツプ回路２８の対応するポインタ
出力VO０，VO１，VO２，VO３を受けて、そ
れぞれ、第６図、及び第８図に示す如く、入力さ
れた信号の最初の立上がりから次の立上がりまで
の間、“１”レベルとなるラツチ信号HL０，HL
１，HL２，HL３，VL０，VL１，VL２，VL
３を出力する。

尚、この際、ラツチ回路３０₀〜３０₃は、上記
した画面オン・オフ指定レジスタ３１の対応ビツ
ト出力Ｓ０〜Ｓ３を受けて、その対応ビツト出力
が画面の消去を示す、“０”であるとき、ラツチ
が強制的に解除（ダイレクトリセツト）され、そ
の出力が“０”となる。更に、ラツチ回路２９₀
〜２９₃は、対応する上記ラツチ回路３０₀〜３０
_３のラツチ出力VL０，VL１，VL２，VL３をそ
れぞれに受けて、その対応ラツチ出力が“０”で
あるとき、ラツチが強制的に解除（ダイレクトリ
セツト）され、その出力が“０”となる。上記ラ
ツチ回路２９₀〜２９₃の具体的な回路構成は第３
図に示され、ラツチ回路３０₀〜３０₃の具体的な
回路構成は第４図に示されている。

これにより、ラツチ回路２９₀〜２９₃からは、
予め指定されたウインドウの領域が走査されたタ
イミングでのみ、そのウインドウに対応するラツ
チ出力HL０，HL１，HL２，HL３が選択的に
“１”レベルとなる。

そして、上記ラツチ回路２９₀〜２９₃のラツチ
出力HL０，HL１，HL２，HL３は、上記した
プライオリテイレジスタ３２に貯えられた５ビツ
トの優先順位指定情報とともに、プライオリテイ
ROM３３に供給され、該ROMの読出しアドレ
スとなる。

プライオリテイROM３３は上記ラツチ回路２
９₀〜２９₃のラツチ出力を下位アドレスＡ０〜Ａ
３とし、上記プライオリテイレジスタ３２の出力
（優先順位指定情報）を上位アドレスＡ８〜Ａ４
として、該アドレスに従い、３ビツトの優先度制
御情報Ｐ１，Ｐ２，Ｐ３を出力する。この際のプ
ライオリテイROM３３の入力アドレスと出力デ
ータ即ち優先度制御情報Ｐ１，Ｐ２，Ｐ３との関
係を第９図に示す。尚、第９図に於いては、上位
の入力アドレスＡ８〜Ａ４、即ち、プライオリテ
イレジスタ３２より出力された優先順位指定情報
がすべて“０”となつている場合の入出力例を示
しており、ここでは、この際のウインドウＷ０，
Ｗ１，Ｗ２，Ｗ３の指定順序を［Ｗ１＞Ｗ２＞Ｗ
３＞Ｗ０］としている。

上記プライオリテイROM３３より出力された
優先度制御情報Ｐ１，Ｐ２，Ｐ３のうち、Ｐ３は
［固定画面／ウインドウ］の表示指定ビツトとな
り、Ｐ２，Ｐ１はウインドウの選択指定ビツトと
なるもので、Ｐ０＝“１”で固定画面表示、Ｐ０
＝“０”でウインドウ表示を示し、Ｐ２，Ｐ１＝
“０”でウインドウＷ０，Ｐ２＝“０”、Ｐ１＝
“１”でウインドウＷ１，Ｐ２＝“１”、Ｐ１＝
“０”でウインドウＷ２，Ｐ２，Ｐ１＝“１”でウ
インドウＷ３をそれぞれ示す。

上記プライオリテイROM３３のビツト出力Ｐ
１，Ｐ２は、アドレスセレクタ３５を介してオフ
セツトRAM３６に供給され、又、ビツト出力Ｐ
３はインバータ３９を介してアンド回路３７に供
給されるとともに、インバータ４１を介して、画
面オン・オフ指定レジスタ３１のビツト出力Ｓ４
とともにナンド回路４０に供給される。

上記オフセツトRAM３６は、プライオリテイ
ROM３３より出力された優先度制御情報Ｐ１，
Ｐ２，Ｐ３のうちの、ビツト出力Ｐ１，Ｐ２をア
ドレスセレクタ３５を介し、読出しアドレスとし
て入力すると、格納された各ウインドウＷ０，Ｗ
１，Ｗ２，Ｗ３のオフセツトアドレスOF０，OF
１，OF２，OF３のうちから、入力アドレスに固
有の一つのウインドウのオフセツトアドレス
（OFi；18ビツト）を出力する。このオフセツト
RAM３６より読出されたオフセツトアドレス
OFiは、アンド回路３７を介して加算回路３８に
供給される。

この際、上記プライオリテイROM３３のビツ
ト出力Ｐ３が固定画面の表示モードを示す“１”
となつている際は、上記インバータ３９の反転出
力“０”によつて、オフセツトアドレスの出力が
アンド回路３７により禁止される。

上記ビツト出力Ｐ３が“０”となつてウインド
ウ表示モードを示している際は、オフセツト
RAM３６より読出されたオフセツトアドレスが
アンド回路３７を介して加算回路３８に供給さ
れ、このオフセツトアドレスがCRT制御部１よ
り出力される表示アドレス（CA）に加算されて、
ウインドウ表示のためのアドレス変換処理がなさ
れた表示アドレス（CCA）が加算回路３８より
出力される。この表示アドレス（CCA）は、ア
ドレスセレクタ７を介してウインドウRAM５に
供給され、この表示アドレス（CCA）に従いウ
インドウRAM５が読出し制御される。

これによりウインドウRAM５からは設定され
た優先度順位に従うウインドウの重ね合わせ順序
をもつて、常にその走査位置上に於いて、最も優
先度の高いウインドウ指定領域内のイメージデー
タが読出され、このイメージデータが表示データ
バツフア８に入力される。

この表示データバツフア８に貯えられた16ビツ
ト単位のイメージデータは、ラツチ回路９を介し
て、パラレル−シリアル変換回路１０に供給され
る。

この際、ラツチ回路９は、ウインドウ制御部４
より入力された固定画面のオン・オフ制御信号
（su）が“０”を示していると、そのときのラツ
チ出力をすべて“０”にし、対応画面（固定画
面）を消去する。即ち、プライオリテイROM３
３のビツト出力Ｐ３が固定画面の表示を示す
“１”となつているとき、画面オン・オフ指定レ
ジスタ３１のビツト出力Ｓ４が固定画面の消去を
示す“０”となつていると、ナンド回路４０から
は、“０”レベルの固定画面のオン・オフ制御信
号（su）が出力される。これによつて、ラツチ回
路９は、固定画面の表示データ出力タイミングを
もつて、その表示出力データをすべて“０”に
し、固定画面の領域の表示データのみを選択的に
消去する。

パラレル−シリアル変換回路１０は、ラツチ回
路９より受けたイメージデータをCRT制御部１
より出力されるドツトクロツク（CLOCK）に同
期して順次シリアルデータに変換し、ビデオ信号
として図示しないCRT制御部に送出する。

上述の如くして、ハードウエア制御により、複
数のウインドウの重ね合わせ表示処理が実行され
る。

従つて、CPUに負担をかけることなく、比較
的簡単なハードウエアにて複数のウインドウが表
示できる。

尚、上記した実施例に於いては、重ね合わせ表
示の可能なウインドウを４つとしたが、これに限
ることはなく、任意数のウインドウ表示機能をも
たせることができる。又、上記した実施例に於い
ては、垂直帰線期間にイメージデータ、及びウイ
ンドウ制御情報の設定を行なう構成として動作を
説明したが、これに限るものではなく、例えばイ
メージデータの読出しと、書込み（更新）を交互
に半サイクルずつ行なつてゆくイメージメモリの
アクセス方式に於いても上記実施例によるウイン
ドウ、及びウインドウ枠の表示制御機構を容易に
実現可能である。又、上記下実施例に於いては、
ウインドウ指定のための水平ポインタ、及び垂直
ポインタの記憶手段にRAM２３，２７を用いた
が、これに限ることはなく、例えば上記各記憶手
段にシフトレジスタを用い、表示走査に同期して
シフト制御する構成としてもよい。

［発明の効果］ 以上詳記したように、本発明のウインドウ表示
制御回路によれば、表示メモリの書替えを行なう
ことなく、簡単なハードウエアにて、表示画面に
複数のウインドウを指定された優先順位に基づい
た重ね合わせ順序で表示でき、ウインドウの移
動、変更を行なうことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図は上記実施例に於けるウインドウ制御部４
の詳細な構成を示すブロツク図、第３図は第２図
に於けるラツチ回路２９₀〜２９₃の構成を示す回
路ブロツク図、第４図は第２図に於けるラツチ回
路３０₀〜３０₃の構成を示す回路ブロツク図、第
５図は第２図に於ける水平ポインタRAM２３の
データ格納例を示す図、第７図は第２図に於ける
垂直ポインタRAM２７のデータ格納例を示す
図、第６図、及び第８図はそれぞれ上記第２図に
於ける各部の信号タイミングを示すタイムチヤー
ト、第９図は上記第２図に於けるプライオリテイ
ROM３３の入出力例を示す図、第１０図は上記
第１図に於けるウインドウRAM５のウインドウ
指定領域を含むマツプを示す図、第１１図は上記
第２図に於けるオフセツトRAM３６のアドレス
データ格納状態を示す図、第１２図はウインドウ
の表示例を示す図である。 １……CRT制御部、２……データバス、３…
…アドレスバス、４……ウインドウ制御部、５…
…ウインドウRAM、６……RAM制御部、７…
…アドレスセレクタ、８……表示データバツフ
ア、９……ラツチ回路、１０……パラレル−シリ
アル変換回路、１１……バス制御部、２１……カ
ウンタ、２２……アドレスセレクタ、２３……水
平ポインタRAM、２４……フリツプフロツプ回
路、２５……カウンタ、２６……アドレスセレク
タ、２７……垂直ポインタRAM、２８……フリ
ツプフロツプ回路、２９₀〜２９₃……ラツチ回
路、３０₀〜３０₃……ラツチ回路、３１……画面
オン・オフ指定レジスタ、３２……プライオリテ
イレジスタ、３３……プライオリテイROM、３
４……オフセツトレジスタ、３５……アドレスセ
レクタ、３６……オフセツトRAM、３７……ア
ンド回路、３８……加算回路、３９……インバー
タ、４０……ナンド回路、４１……インバータ、
Ｗ０〜Ｗ３……ウインドウ、OF０〜OF３……オ
フセツトアドレス、優先度制御情報、Ｐ１，Ｐ
２，Ｐ３……優先度制御情報。

Claims (1)

1. 【特許請求の範囲】 １ 表示画面に複数のウインドウを表示するウイ
   ンドウ表示制御回路であつて、 表示画面に対応する水平方向の所定ドツト単位
   毎のウインドウ表示位置を示す水平ポインタを前
   記複数のウインドウにおける各ウインドウに対応
   して記憶する水平ポインタ記憶手段と、 この水平ポインタ記憶手段に記憶された各ウイ
   ンドウに対応する前記水平ポインタを水平方向の
   所定ドツト走査に同期して読み出す手段と、 表示画面に対応する垂直方向の所定ラスタ単位
   毎のウインドウ表示位置を示す垂直ポインタを前
   記複数のウインドウにおける各ウインドウに対応
   して記憶する垂直ポインタ記憶手段と、 この垂直ポインタ記憶手段に記憶された各ウイ
   ンドウに対応する前記垂直ポインタを所定ラスタ
   走査に同期して読み出す手段と、 前記複数のウインドウを表示画面に表示する際
   における各ウインドウの重ね合わせ順序を指定す
   る複数の優先順位情報を記憶する優先順位情報記
   憶手段と、 この優先順位情報記憶手段に記憶された複数の
   優先順位情報の中から１つの優先順位情報を指定
   する指定手段と、 前記水平ポインタ記憶手段から読出された水平
   ポインタの内容および前記垂直ポインタ記憶手段
   から読出された垂直ポインタの内容に基づいて、
   ウインドウ表示期間を示す情報を各ウインドウ毎
   に設定する手段と、 この手段の設定内容および前記指定手段で指定
   される前記優先順位情報記憶手段の優先順位情報
   に基づいて所定のウインドウ表示データをアクセ
   スするための表示アドレスを発生する手段と を具備してなることを特徴としたウインドウ表示
   制御回路。