JPH0558263B2 - - Google Patents
Info
- Publication number
- JPH0558263B2 JPH0558263B2 JP58222041A JP22204183A JPH0558263B2 JP H0558263 B2 JPH0558263 B2 JP H0558263B2 JP 58222041 A JP58222041 A JP 58222041A JP 22204183 A JP22204183 A JP 22204183A JP H0558263 B2 JPH0558263 B2 JP H0558263B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- etching
- silicon
- polycrystalline silicon
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置の製造方法に関し、特に半
導体集積回路に好適な、微細で低容量な抵抗体
を、容易かつ高い精度で形成することのできる半
導体装置の製造方法に関する。
導体集積回路に好適な、微細で低容量な抵抗体
を、容易かつ高い精度で形成することのできる半
導体装置の製造方法に関する。
近年における加工技術の進歩により能動素子で
あるトランジスタの占有面積は小さくなり、高速
動作も可能になつた。それに伴ない、集積回路の
構成要素として不可欠な抵抗体も、占有面積や容
量の小さなものが望まれている。
あるトランジスタの占有面積は小さくなり、高速
動作も可能になつた。それに伴ない、集積回路の
構成要素として不可欠な抵抗体も、占有面積や容
量の小さなものが望まれている。
第１図に示す抵抗体は従来の低容量抵抗の一例
である。第１図ａは平面図を、第１図ｂは、その
−′に沿つた断面構造を示す。シリコン基板
１、およびシリコン酸化膜２上に形成された多結
晶シリコン層４により抵抗体を構成している。シ
リコン酸化膜３および５は多結晶シリコン４の熱
酸化により形成される。抵抗体の両端は、酸化膜
５を選択エツチングすることにより形成されるコ
ンタクト穴７ａ，７ｂを通してアルミニウム電極
６ａ，６ｂと結線される。第１図に示した抵抗体
は、酸化膜２により、基板１と分離されているた
め、容量が小さい特徴を有してはいるが、次の欠
点を持つている。
である。第１図ａは平面図を、第１図ｂは、その
−′に沿つた断面構造を示す。シリコン基板
１、およびシリコン酸化膜２上に形成された多結
晶シリコン層４により抵抗体を構成している。シ
リコン酸化膜３および５は多結晶シリコン４の熱
酸化により形成される。抵抗体の両端は、酸化膜
５を選択エツチングすることにより形成されるコ
ンタクト穴７ａ，７ｂを通してアルミニウム電極
６ａ，６ｂと結線される。第１図に示した抵抗体
は、酸化膜２により、基板１と分離されているた
め、容量が小さい特徴を有してはいるが、次の欠
点を持つている。
（）酸化膜２及び３がエツチングされるのを
防ぐにはコンタクト穴７は多結晶シリコン領域４
上に形成しなければならない。このため、抵抗体
の最小幅はコンタクト穴の最小加工寸法および、
多結晶シリコン領域とのマスク合せ余裕により決
まる。また、コンタクト穴を小さく形成すると、
接触抵抗が大きくなり、安定に一定の抵抗値を得
ることが困難となる。このため、精度良く所望の
抵抗値を持つ抵抗体を形成するには、抵抗体の幅
を大きく設計しなければならない。これは回路の
高集積化のさまたげになる。
防ぐにはコンタクト穴７は多結晶シリコン領域４
上に形成しなければならない。このため、抵抗体
の最小幅はコンタクト穴の最小加工寸法および、
多結晶シリコン領域とのマスク合せ余裕により決
まる。また、コンタクト穴を小さく形成すると、
接触抵抗が大きくなり、安定に一定の抵抗値を得
ることが困難となる。このため、精度良く所望の
抵抗値を持つ抵抗体を形成するには、抵抗体の幅
を大きく設計しなければならない。これは回路の
高集積化のさまたげになる。
本発明の目的は上記従来の問題を解決し、微細
な集積回路用の低容量抵抗体およびその製造方法
を提供することにある。
な集積回路用の低容量抵抗体およびその製造方法
を提供することにある。
上記目的を達成するため、本発明はSi3n4を高
選択比でエツチできるエツチング方法により、マ
スク合せ余裕を不要にし、それによつて極めて微
細な抵抗体を形成するものである。
選択比でエツチできるエツチング方法により、マ
スク合せ余裕を不要にし、それによつて極めて微
細な抵抗体を形成するものである。
第２図に本発明の第一の実施例を示す。本実施
例では多結晶シリコンと金属電極の接続に、シリ
コンちつ化膜８の開口部７を通して行なつてい
る。抵抗体４の幅は多結晶シリコンをパターニン
グの際に用いられるマスクで定まり、抵抗体の長
さはシリコンちつ化膜をパターニングの際に用い
られるマスクによつて定まるから、両マスク間の
正確な位置合わせを必要としない。更に金属電極
６と多結晶シリコン４との接触面積が大きく、接
術抵抗の小さな、精度の良い抵抗体を形成するこ
とができる。以下、本実施例の製造方法について
述べる。シリコン基板１上に、熱酸化によりシリ
コン酸化膜２を形成した後、多結晶シリコンを表
面に蒸着する。パターニングしたフオトレジスト
膜をマスクに多結晶シリコン層４をエツチングに
所定の形状に加工する。その後、上記フオトレジ
スト膜を除去し、全面に厚さ100nmのシリコンち
つ化膜８を蒸着によつて形成する。その後、ベタ
ーニングしたフオトレジストをマスクにして、次
に詳細に述べる新しいドライエツチング法により
シリコンちつ化膜を選択エツチングする。
例では多結晶シリコンと金属電極の接続に、シリ
コンちつ化膜８の開口部７を通して行なつてい
る。抵抗体４の幅は多結晶シリコンをパターニン
グの際に用いられるマスクで定まり、抵抗体の長
さはシリコンちつ化膜をパターニングの際に用い
られるマスクによつて定まるから、両マスク間の
正確な位置合わせを必要としない。更に金属電極
６と多結晶シリコン４との接触面積が大きく、接
術抵抗の小さな、精度の良い抵抗体を形成するこ
とができる。以下、本実施例の製造方法について
述べる。シリコン基板１上に、熱酸化によりシリ
コン酸化膜２を形成した後、多結晶シリコンを表
面に蒸着する。パターニングしたフオトレジスト
膜をマスクに多結晶シリコン層４をエツチングに
所定の形状に加工する。その後、上記フオトレジ
スト膜を除去し、全面に厚さ100nmのシリコンち
つ化膜８を蒸着によつて形成する。その後、ベタ
ーニングしたフオトレジストをマスクにして、次
に詳細に述べる新しいドライエツチング法により
シリコンちつ化膜を選択エツチングする。
周知のように、シリコンもしくはその化合物の
ドライエツチングは、たとえば、CF4，CF4，＋
O2，NF3，SF6，CHF3，CF4，＋H2などを反応ガ
スとして用いて行なわれた。
ドライエツチングは、たとえば、CF4，CF4，＋
O2，NF3，SF6，CHF3，CF4，＋H2などを反応ガ
スとして用いて行なわれた。
しかし、Si，SiO2およびSi3N4のエツチング速
度を比較すると、CF4，CF4，＋O2，NF3もしく
はSF4を用いた場合は、Siのエツチング速度が最
も大きく、Si3N4，SiO2の順で反応速度は小さく
なる。
度を比較すると、CF4，CF4，＋O2，NF3もしく
はSF4を用いた場合は、Siのエツチング速度が最
も大きく、Si3N4，SiO2の順で反応速度は小さく
なる。
また、反応ガスとしてCHF3もしくはCF4，＋
H2を用いると、SiにくらべてSiO2とSi3N4のエツ
チング速度が大きくなるが、SiO2とSi3N4のエツ
チング速度比は、ほぼ２〜３程度にすぎなかつ
た。
H2を用いると、SiにくらべてSiO2とSi3N4のエツ
チング速度が大きくなるが、SiO2とSi3N4のエツ
チング速度比は、ほぼ２〜３程度にすぎなかつ
た。
そのため、Si3N4を選択的にエツチする際に
は、CF4，＋O2やSF4が反応ガスとして用いられ
てきたが、この場合、Siのエツチング速度が大き
いため、下地のSiがエツチされるのを防止するた
め、Si3N4膜と下地Siの間に、SiO2膜を形成しな
ければならず、しかも、SiO2とSi3N4の選択比が
小さいため、上記SiO2膜を厚くする必要があつ
た。
は、CF4，＋O2やSF4が反応ガスとして用いられ
てきたが、この場合、Siのエツチング速度が大き
いため、下地のSiがエツチされるのを防止するた
め、Si3N4膜と下地Siの間に、SiO2膜を形成しな
ければならず、しかも、SiO2とSi3N4の選択比が
小さいため、上記SiO2膜を厚くする必要があつ
た。
すなわち、従来は、SiやSiO2に対して、高い
選択比をもつてSi3N4膜を選択的にドライエツチ
することが困難であつた。
選択比をもつてSi3N4膜を選択的にドライエツチ
することが困難であつた。
そこで本発明では、特に反応ガスとして従来の
ドライエツチングでは用いられていなかつたCH2
F2およびもしくはCH3Ｆなど、Ｃ，ＨおよびＦを
含みＦ対Ｈの比が約２以下であるガスを反応ガス
として用い、Si3N4の高選択ドライエツチングを
行なつた。たとえば一般に平行平板型RIE
（Reactive Ion Etching）と呼ばれる装置を用
い、真空容器内の高周波電極上に石英板を介して
半導体基板を設置し、真空容器内を１×10-3
Torr以下に排気した後CH2F2ガスを導入して圧
力を0.03Torrに保持した。しかる後周波数
13.56MHzの高周波電力を高周波電極に印加し、
プラズマを発生させ、Si3N4をエツチングした。
このとき高周波電力は約500Wに保持したが、Si3
N4とSiO2のエツチング速度比は約20，Si3N4とSi
またはpoly Siとのエツチング送度比は約25とSi3
N4だけが高選択でエツチングできた。またSi3N4
のエツチング速度は約30nm／分であり、本実施
例では約５分間エツチングしたが、SiO2や
polySiはほとんどエツチングされることがなかつ
た。この後、アルミニウムを蒸着し、パターニン
グしたフオトレジストをマスクに選択エツチング
することにより第２図に示した構造が得られる。
ドライエツチングでは用いられていなかつたCH2
F2およびもしくはCH3Ｆなど、Ｃ，ＨおよびＦを
含みＦ対Ｈの比が約２以下であるガスを反応ガス
として用い、Si3N4の高選択ドライエツチングを
行なつた。たとえば一般に平行平板型RIE
（Reactive Ion Etching）と呼ばれる装置を用
い、真空容器内の高周波電極上に石英板を介して
半導体基板を設置し、真空容器内を１×10-3
Torr以下に排気した後CH2F2ガスを導入して圧
力を0.03Torrに保持した。しかる後周波数
13.56MHzの高周波電力を高周波電極に印加し、
プラズマを発生させ、Si3N4をエツチングした。
このとき高周波電力は約500Wに保持したが、Si3
N4とSiO2のエツチング速度比は約20，Si3N4とSi
またはpoly Siとのエツチング送度比は約25とSi3
N4だけが高選択でエツチングできた。またSi3N4
のエツチング速度は約30nm／分であり、本実施
例では約５分間エツチングしたが、SiO2や
polySiはほとんどエツチングされることがなかつ
た。この後、アルミニウムを蒸着し、パターニン
グしたフオトレジストをマスクに選択エツチング
することにより第２図に示した構造が得られる。
第３図は本発明の第２の実施例である。本実施
例では多結晶シリコンの選択酸化によりシリコン
酸化膜３を形成した。上記酸化膜３とシリコンち
つ化膜８により電極接続コンタクト穴を構成して
いる。本実施例は第２図に示した抵抗体に比べ平
坦な表面を有し、多層配線を行なつた場合、断線
のおこりにくい構造となつている。第４図は第３
図に示した構造を得る製造工程を示したものであ
る。シリコン基板１の表面を熱酸化しシリコン酸
化膜２を形成する。その後、全面に多結晶シリコ
ン４およびシリコンちつ化膜８およびフオトレジ
スト９を形成し、パターニングして、第４図ａに
示した構造を得る。フオトレジスト９をマスクに
上述のエツチング法によりシリコンちつ化膜８を
選択エツチングし、フオトレジストを除去する。
その後、シリコンちつ化膜８をマスクに、シリコ
ン酸化膜３を熱酸化により形成し、第４図ｂに示
した構造を得る。全面にフオトレジスト１０を塗
布し、パターニングし、第４図ｃに示した構造を
得る。フオトレジスト１０をマスクに上述のエツ
チング法を用いて、シリコンちつ化膜を選択エツ
チングし、フオトレジストを除去する。その後、
アルミニウムを蒸着し、パターニングして、図３
の構造を得る。
例では多結晶シリコンの選択酸化によりシリコン
酸化膜３を形成した。上記酸化膜３とシリコンち
つ化膜８により電極接続コンタクト穴を構成して
いる。本実施例は第２図に示した抵抗体に比べ平
坦な表面を有し、多層配線を行なつた場合、断線
のおこりにくい構造となつている。第４図は第３
図に示した構造を得る製造工程を示したものであ
る。シリコン基板１の表面を熱酸化しシリコン酸
化膜２を形成する。その後、全面に多結晶シリコ
ン４およびシリコンちつ化膜８およびフオトレジ
スト９を形成し、パターニングして、第４図ａに
示した構造を得る。フオトレジスト９をマスクに
上述のエツチング法によりシリコンちつ化膜８を
選択エツチングし、フオトレジストを除去する。
その後、シリコンちつ化膜８をマスクに、シリコ
ン酸化膜３を熱酸化により形成し、第４図ｂに示
した構造を得る。全面にフオトレジスト１０を塗
布し、パターニングし、第４図ｃに示した構造を
得る。フオトレジスト１０をマスクに上述のエツ
チング法を用いて、シリコンちつ化膜を選択エツ
チングし、フオトレジストを除去する。その後、
アルミニウムを蒸着し、パターニングして、図３
の構造を得る。
上記説明から明らかなように、本発明によれ
ば、マスク合わせ余裕を必要とせず、微細な抵抗
体を形成することができる。
ば、マスク合わせ余裕を必要とせず、微細な抵抗
体を形成することができる。
たとえば、従来はマスク合わせ0.5μｍ、コンタ
クト穴2μｍ〓の加工技術を用いて、最小幅3μｍ
の抵抗しか形成できなかつたのに対し、約半分の
1.5μｍ幅の抵抗体も精度良く形成することが可能
となつた。更に従来の製造法に比べ工程が簡略さ
れるので、この点も、実用上極めて有利である。
クト穴2μｍ〓の加工技術を用いて、最小幅3μｍ
の抵抗しか形成できなかつたのに対し、約半分の
1.5μｍ幅の抵抗体も精度良く形成することが可能
となつた。更に従来の製造法に比べ工程が簡略さ
れるので、この点も、実用上極めて有利である。
第１図は従来の低容量抵抗体を示す図、第２図
は本発明の第１の実施例を示す図、第３図は本発
明の他の実施例を示す図、第４図は本発明の実施
例を示す工程図である。 １……基体、２，３，５……シリコン酸化膜、
４……多結晶シリコン、６……金属、７コンタク
ト穴、８……シリコン窒化膜、９，１０……フオ
トレジスト。
は本発明の第１の実施例を示す図、第３図は本発
明の他の実施例を示す図、第４図は本発明の実施
例を示す工程図である。 １……基体、２，３，５……シリコン酸化膜、
４……多結晶シリコン、６……金属、７コンタク
ト穴、８……シリコン窒化膜、９，１０……フオ
トレジスト。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の主表面上に、酸化シリコン膜、
多結晶リコン膜および窒化シリコン膜を積層して
形成する工程と、上記窒化シリコン膜の不要部分
を、Ｃ，ＨおよびＦを含みＦ対Ｈの比が約２以下
であるガスをエツチングガスとするドライエツチ
ングによつて除去して、所定の形状に加工する工
程と、上記多結晶シリコン膜の露出された部分を
酸化する工程と、上記窒化シリコン膜の所定部分
をエツチして除去して開口部を形成する工程と、
当該開口部を介して露出された上記多結晶シリコ
ン膜と接続された電極を形成する工程を含むこと
を特徴とする半導体装置の製造方法。 ２ 上記ガスはCH3ＦまたはCH2F3あることを特
徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58222041A JPS60115255A (ja) | 1983-11-28 | 1983-11-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58222041A JPS60115255A (ja) | 1983-11-28 | 1983-11-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60115255A JPS60115255A (ja) | 1985-06-21 |
| JPH0558263B2 true JPH0558263B2 (ja) | 1993-08-26 |
Family
ID=16776155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58222041A Granted JPS60115255A (ja) | 1983-11-28 | 1983-11-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60115255A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0620110B2 (ja) * | 1985-10-07 | 1994-03-16 | 日本電気株式会社 | 半導体装置 |
| US8953986B2 (en) | 2010-04-27 | 2015-02-10 | Ricoh Company, Limited | Powder container, powder conveying apparatus, and image forming apparatus |
| JP5420025B2 (ja) | 2011-07-14 | 2014-02-19 | キヤノン株式会社 | 現像剤収納ユニット、プロセスカートリッジ、電子写真画像形成装置 |
-
1983
- 1983-11-28 JP JP58222041A patent/JPS60115255A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60115255A (ja) | 1985-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4337115A (en) | Method of forming electrodes on the surface of a semiconductor substrate | |
| US5382544A (en) | Manufacturing method of a semiconductor device utilizing thin metal film | |
| JPH0558263B2 (ja) | ||
| JPH0313744B2 (ja) | ||
| JPS6255694B2 (ja) | ||
| JP2001127039A (ja) | 半導体装置の製造方法 | |
| JP4568444B2 (ja) | 基板上に堆積したポーラスシリカを含有する材料の薄膜のエッチング法 | |
| JP2515801B2 (ja) | 半導体装置 | |
| JPH11330045A (ja) | 酸化膜及びシリコン層の積層膜のエッチング方法 | |
| JP2535148B2 (ja) | コンタクトホ−ルの形成方法 | |
| JP2002026020A (ja) | 半導体装置の製造方法 | |
| JPH10163216A (ja) | 半導体装置の製造方法 | |
| JPH01117342A (ja) | コンタクトホールの形成方法 | |
| EP0053484B1 (en) | A method for fabricating semiconductor device | |
| JPS6358373B2 (ja) | ||
| JPS6060750A (ja) | 半導体装置の製造方法 | |
| JPH0451050B2 (ja) | ||
| KR920007067B1 (ko) | 층간배선 금속의 제조방법 | |
| JPS596560A (ja) | 半導体装置の製造方法 | |
| JPH0734440B2 (ja) | 半導体装置における配線形成方法 | |
| JPS6125217B2 (ja) | ||
| JPS63224273A (ja) | ジヨセフソン接合素子とその作製方法 | |
| JPH08124907A (ja) | 半導体装置の製造方法 | |
| JPS59115542A (ja) | 半導体装置の製造方法 | |
| JPS6194326A (ja) | 半導体素子の製造方法 |