JPS6060750A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6060750A JPS6060750A JP58168175A JP16817583A JPS6060750A JP S6060750 A JPS6060750 A JP S6060750A JP 58168175 A JP58168175 A JP 58168175A JP 16817583 A JP16817583 A JP 16817583A JP S6060750 A JPS6060750 A JP S6060750A
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- JP
- Japan
- Prior art keywords
- thin film
- capacitor
- etched
- resist
- contact hole
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置の製造方法に係り、特に大規模集積
回路（ＬＳＩ）の実現に適しているキャパシタの製造方
法に関する。
回路（ＬＳＩ）の実現に適しているキャパシタの製造方
法に関する。
ＬＳ Ｉ、特にダイナミックメモリやバイポーラメモリ
では、その集積度が向上するにつれてキャパシタの面積
が縮小されてきたが、α線による誤動作を防止するなど
の回路動作上の条件からキャパシタの静電容量はある限
度よシも小さくすることはできない（％開昭５２−１１
９６０．特開昭５３−９７３４３ ）。
では、その集積度が向上するにつれてキャパシタの面積
が縮小されてきたが、α線による誤動作を防止するなど
の回路動作上の条件からキャパシタの静電容量はある限
度よシも小さくすることはできない（％開昭５２−１１
９６０．特開昭５３−９７３４３ ）。
ところが、従来ダイナミックメモリを代表例とするＬＳ
Ｉ用キャパシタの誘電材料として、熱酸化シリコンが用
いられてきたが、キャパシタの面積の縮小につれて酸化
膜の膜厚を薄くしなければならす、十分な歩留シを確保
することは難しくなシつつある。したがって、熱酸化シ
リコンよシも比誘電率の大きいキャパシタ用誘電材料に
対する要求が高まっている。上記の新しいキャパシタ用
誘電材料として、窒化シリコンや、酸化タンタルなどに
代表される遷移金属酸化物を用いようとする試みがなさ
れているが、ＬＳＩの製造工程に必要な量産性と再現性
を要求する場合は気相成長法（ＣＶＤ法）やスパッタ法
によって上記の誘電材料を被着する必要がある。
Ｉ用キャパシタの誘電材料として、熱酸化シリコンが用
いられてきたが、キャパシタの面積の縮小につれて酸化
膜の膜厚を薄くしなければならす、十分な歩留シを確保
することは難しくなシつつある。したがって、熱酸化シ
リコンよシも比誘電率の大きいキャパシタ用誘電材料に
対する要求が高まっている。上記の新しいキャパシタ用
誘電材料として、窒化シリコンや、酸化タンタルなどに
代表される遷移金属酸化物を用いようとする試みがなさ
れているが、ＬＳＩの製造工程に必要な量産性と再現性
を要求する場合は気相成長法（ＣＶＤ法）やスパッタ法
によって上記の誘電材料を被着する必要がある。
一搬にＬＳＩ用キャパシタは、第１図（ａ）に断面図を
示したように導電性基板ｌ上に第２の絶縁膜２と第１の
絶縁Ｍ３で覆われた部分にコンタクト用穴を形成し、作
られることが多い。
示したように導電性基板ｌ上に第２の絶縁膜２と第１の
絶縁Ｍ３で覆われた部分にコンタクト用穴を形成し、作
られることが多い。
第１図（ａ）の領域上に導電性基板１を一つの電極とし
てキャパシタを形成するさいは、第１図（１））のよう
に７オトレジスト４をバターニング形成して、第１の絶
縁膜に対して選択的にエツチング速度の速いエツチング
法で該第１の絶縁膜をエツチングしたのち、第２の絶縁
膜に対して速い第２のエツチング法によって該第２の絶
縁膜をエツチングするのが従来の方法である。
てキャパシタを形成するさいは、第１図（１））のよう
に７オトレジスト４をバターニング形成して、第１の絶
縁膜に対して選択的にエツチング速度の速いエツチング
法で該第１の絶縁膜をエツチングしたのち、第２の絶縁
膜に対して速い第２のエツチング法によって該第２の絶
縁膜をエツチングするのが従来の方法である。
上述のエツチングを行うと、第１図（ｂ）に示したよう
にコンタクト穴の周辺に第２の絶縁膜２が第１の絶縁膜
３の下側までエツチングされいわゆるパオーバハングＩ
Ｉ ａを生じる。
にコンタクト穴の周辺に第２の絶縁膜２が第１の絶縁膜
３の下側までエツチングされいわゆるパオーバハングＩ
Ｉ ａを生じる。
次に第１図（Ｃ）に示すように、レジスト４を除去し、
キャパシタ用誘電材料５をＣＶＤ法、スパッタ法などに
よって形成する。そのさい、オーバハングａの部分には
誘電材料５は形成されないか又は極めて薄い、したがっ
て、次に上部電極６として金属膜等が蒸着されるとオー
バハング部へも上部電極６が入シこみ、電極６と基板１
が短絡することによるキャパシタの歩留りの低下が生ず
る。
キャパシタ用誘電材料５をＣＶＤ法、スパッタ法などに
よって形成する。そのさい、オーバハングａの部分には
誘電材料５は形成されないか又は極めて薄い、したがっ
て、次に上部電極６として金属膜等が蒸着されるとオー
バハング部へも上部電極６が入シこみ、電極６と基板１
が短絡することによるキャパシタの歩留りの低下が生ず
る。
その結果、２層以上よりガる絶縁膜にコンタクト用穴を
開孔しキャパシタを形成するさいには、オーバハングが
生じやすいため、誘電体が段切れを起こして、キャパシ
タの耐圧不良を生じることが多かった。また、上部コン
タクトホール上の電極に関してもオーバハング部で配線
材料が段切れを起こし、断線を生じやすい難点などの難
点があった。
開孔しキャパシタを形成するさいには、オーバハングが
生じやすいため、誘電体が段切れを起こして、キャパシ
タの耐圧不良を生じることが多かった。また、上部コン
タクトホール上の電極に関してもオーバハング部で配線
材料が段切れを起こし、断線を生じやすい難点などの難
点があった。
本発明の目的は上記コンタクトホール形成のさいのオー
バハングの発生を防止し、電極配線材料やキャパシタ月
給４騨膜の段切れによる歩留シの低下をまねかない半導
体装置を製造することにある。
バハングの発生を防止し、電極配線材料やキャパシタ月
給４騨膜の段切れによる歩留シの低下をまねかない半導
体装置を製造することにある。
本発明の概念は、２層以上よりなる薄膜に覆われたコン
タクト領域に第１のレジストマスクをパターニング形成
して、第１の薄膜をエツチングし、該第１のレジストマ
スクを除去したのち、第２のレジストマスクを前記コン
タクト領域の周辺部を榎うようにして形成し、第２の薄
膜をエツチングすることによってオーバハングのないコ
ンタクトホールを形成し、その上部に被着される電極配
線材料またはキャパシタ用絶縁膜の段切れを防止するこ
とにある。
タクト領域に第１のレジストマスクをパターニング形成
して、第１の薄膜をエツチングし、該第１のレジストマ
スクを除去したのち、第２のレジストマスクを前記コン
タクト領域の周辺部を榎うようにして形成し、第２の薄
膜をエツチングすることによってオーバハングのないコ
ンタクトホールを形成し、その上部に被着される電極配
線材料またはキャパシタ用絶縁膜の段切れを防止するこ
とにある。
以下、本発明の概念を実施例により詳細に説明する。
第２図に本発明のキャパシタの製造方法を断面図を用い
て示す。
て示す。
第２図（ａ）に示すように、壕ず比抵抗０，０３Ω・副
以下の不純物を高濃度にドープした８４基板７の表面を
乾燥０２ガス中で、１０００Ｃ，３０分酸化（膜厚３３
ｎｍの酸化シリコン８を形成した。次に、ＣＶＤ法によ
って膜厚１２０ｎｍの窒化シリコン膜９を被着し、フォ
トレジストの剥離を防ぐため表面活性化を行い、フオト
レジス）ＡＺ−１３５０Ｊシプレ−社の商品名）を１，
３８ｍスピン回転塗布機を用いて塗布する。その後、密
着露光型フォトアライナ−（Ｃｏｂ、ｉｌｔ社製）を用
いて露光し、通常の方法で現像し、コンタクト部のフォ
トレジストパターン１０を形成する。
以下の不純物を高濃度にドープした８４基板７の表面を
乾燥０２ガス中で、１０００Ｃ，３０分酸化（膜厚３３
ｎｍの酸化シリコン８を形成した。次に、ＣＶＤ法によ
って膜厚１２０ｎｍの窒化シリコン膜９を被着し、フォ
トレジストの剥離を防ぐため表面活性化を行い、フオト
レジス）ＡＺ−１３５０Ｊシプレ−社の商品名）を１，
３８ｍスピン回転塗布機を用いて塗布する。その後、密
着露光型フォトアライナ−（Ｃｏｂ、ｉｌｔ社製）を用
いて露光し、通常の方法で現像し、コンタクト部のフォ
トレジストパターン１０を形成する。
上記フォトレジスト１０をマスクとして、窒化シリコン
膜９を東京応化社製のＩＰＣ型ドライエツチング装置を
用いてエツチングした。反応カスは０２を５％含むＣＦ
４ガスであシ、プラズマ放電中のカス圧は０．６ｔｏ
ｒｒ、電力は２００Ｗ″″Ｃあった。上記のエツチング
は約３〜４分秒度で完了するが、エツチング終了はウェ
ハ全面の干渉色が消えてから３０秒はどオーバエツチン
グを行った。
膜９を東京応化社製のＩＰＣ型ドライエツチング装置を
用いてエツチングした。反応カスは０２を５％含むＣＦ
４ガスであシ、プラズマ放電中のカス圧は０．６ｔｏ
ｒｒ、電力は２００Ｗ″″Ｃあった。上記のエツチング
は約３〜４分秒度で完了するが、エツチング終了はウェ
ハ全面の干渉色が消えてから３０秒はどオーバエツチン
グを行った。
その結果、第２図（ｂ）に示すように、窒化シリコン９
のレジスト１０の周辺部の下側に約１５０ｎｍのサイド
エッチが生じた。そのさい、下地のシリコン酸化膜８は
ほとんどエツチングされない。次に公知の方法でレジス
ト１０を除去する。
のレジスト１０の周辺部の下側に約１５０ｎｍのサイド
エッチが生じた。そのさい、下地のシリコン酸化膜８は
ほとんどエツチングされない。次に公知の方法でレジス
ト１０を除去する。
続いて、第２図（Ｃ）に示すように第２のフォトレジス
ト１１をパターニング形成し、酸化シリコン８を弗化水
素水：弗化アンモニウム液の比がに６のエツチング液に
よって約４０秒間エツチングする。このエツチングによ
って第２のレジスト１１の下部の酸化シリコン８が約４
Ｑｎｍサイドエッチされるが、第２のレジスト１１はエ
ツチングされた窒化シリコン９の端から１μｍ内側に形
成されるため、窒化シリコン９の下側にオーバハングが
生じることはない。
ト１１をパターニング形成し、酸化シリコン８を弗化水
素水：弗化アンモニウム液の比がに６のエツチング液に
よって約４０秒間エツチングする。このエツチングによ
って第２のレジスト１１の下部の酸化シリコン８が約４
Ｑｎｍサイドエッチされるが、第２のレジスト１１はエ
ツチングされた窒化シリコン９の端から１μｍ内側に形
成されるため、窒化シリコン９の下側にオーバハングが
生じることはない。
なお、この１μｍの間隔はフォトアライナ−の合わせ精
度を考！して決めた。
度を考！して決めた。
第２図（ｄ）に示すように、レジスト１１を除去したの
ち、キャパシタ用誘電体としては、高誘電率材料として
良好な特性をもつ酸化メンタル１２を上記コンタクトホ
ールの上部からスパッタ法によって６０人蒸着し、上部
電極としてＭｏ２Ｂを蒸着し、従来のフォトリソグラフ
ィ法によって加工した。ＭＯはリン酸を含むエツチング
液によって容易にエツチング可能である。
ち、キャパシタ用誘電体としては、高誘電率材料として
良好な特性をもつ酸化メンタル１２を上記コンタクトホ
ールの上部からスパッタ法によって６０人蒸着し、上部
電極としてＭｏ２Ｂを蒸着し、従来のフォトリソグラフ
ィ法によって加工した。ＭＯはリン酸を含むエツチング
液によって容易にエツチング可能である。
以下、本発明の方法によって形成したキャパシタの特性
と従来技術の項で示した従来法によって形成したキャパ
シタの特性を比較して示す。
と従来技術の項で示した従来法によって形成したキャパ
シタの特性を比較して示す。
第３図（ａ）は本発明の方法によって形成したキャパシ
タの電流−電圧特性を示し、第３図（ｂ）は上記の従来
方法によって形成したキャパシタの電流−電圧特性を示
す。第３図（ａ）のキャパシタではいくつかのキャパシ
タの測定値のばらつきはほとんどなく再現性の良いキャ
パシタが形成されていることがわかる。一方、第３図Φ
）に示した従来法によって形成したキャパシタでは電流
密度が大きくかつ測定試料によって大きくばらつくため
、ＬＳＩ用キャパシタとしては信頼性が低すぎる。
タの電流−電圧特性を示し、第３図（ｂ）は上記の従来
方法によって形成したキャパシタの電流−電圧特性を示
す。第３図（ａ）のキャパシタではいくつかのキャパシ
タの測定値のばらつきはほとんどなく再現性の良いキャ
パシタが形成されていることがわかる。一方、第３図Φ
）に示した従来法によって形成したキャパシタでは電流
密度が大きくかつ測定試料によって大きくばらつくため
、ＬＳＩ用キャパシタとしては信頼性が低すぎる。
従って、本発明によるオーババンクのないコンタクトホ
ールを用いた場合、該コンタクトホールの上方から６０
人はどの膜厚のＴａ１ｌｓ！をスパッタ法で被着しても
段切れを起こさないことがわかる。
ールを用いた場合、該コンタクトホールの上方から６０
人はどの膜厚のＴａ１ｌｓ！をスパッタ法で被着しても
段切れを起こさないことがわかる。
一方、該コンタクトホールの上部電極の厚さは通常のＬ
ＳＩプロセスにおいては０．２〜１．０μｍ程度である
ため、段切れが起こる心配にない。
ＳＩプロセスにおいては０．２〜１．０μｍ程度である
ため、段切れが起こる心配にない。
なお、本発明以外の方法で、たとえば、第２図（ａ）で
窒化シリコン９と酸化シリコン８ガとをドライエッチ法
で同時にエツチングしてしまえば、オーバハングは生じ
ないように考えられるが、現実のＬＳＩ製造工程におい
ては、エツチング後のＳ ＋ ７の表面にプラズマによ
る欠陥層が形成したシ、ドライエツチングによってＳｉ
７の表面が汚染されたりして＃Ｓｉ７の表面を洗浄する
必要が生じる。洗浄には弗化水素酸を含む水溶液で洗浄
されることが多いがそのさい、酸化シリコン８がエツチ
ングされオーバハングが生じることが多い。
窒化シリコン９と酸化シリコン８ガとをドライエッチ法
で同時にエツチングしてしまえば、オーバハングは生じ
ないように考えられるが、現実のＬＳＩ製造工程におい
ては、エツチング後のＳ ＋ ７の表面にプラズマによ
る欠陥層が形成したシ、ドライエツチングによってＳｉ
７の表面が汚染されたりして＃Ｓｉ７の表面を洗浄する
必要が生じる。洗浄には弗化水素酸を含む水溶液で洗浄
されることが多いがそのさい、酸化シリコン８がエツチ
ングされオーバハングが生じることが多い。
本発明によれば、２層以上の薄膜に覆われている領域に
、コンタクトホールを形成するさい、オーバハングのな
いコンタクトホールを形成できるためキャパシタ用誘電
体薄膜や上部電極を段切れなしに形成でき、ＬＳＩの歩
留シを大幅に向上させる効果がある。
、コンタクトホールを形成するさい、オーバハングのな
いコンタクトホールを形成できるためキャパシタ用誘電
体薄膜や上部電極を段切れなしに形成でき、ＬＳＩの歩
留シを大幅に向上させる効果がある。
第１図（ａ）、 （ｂ）、 （Ｃ）は従来のキャパシタ
の形成プロセスを示す断面図、第２図（ａ）、 （ｂ）
、 （Ｃ）、 （ｄ）は本発明によるキャパシタの製造
プロセスを示す断面図、第３図（ａ）は本発明の一実施
例におけるキャパシタの電流−電圧特性、第３図（ｂ）
は従来プロセスによるキャパシタの電流−電圧特性を示
す。 １・・・導電性基板、２・・・第２の絶縁膜、３・・・
第１の絶Ｒ膜、４・・・フォトレジスト、５・・・誘電
材料、６・・・電極、７・・・Ｓｒ基板、８・・・酸化
シリコン、９・・・９化シリコン、１０・・・フォトレ
ジスト、１１・・・第２のフォトレジスト、１２・・・
酸化タンタル、１３瑯 ／ 圓 （ａ＞ ／ （ｂ〕 窮 ２ 図 （υ） （ｂ〕 ［＝− ＜Ｃ） 「 ３ （ｉｌｌ） を足ＣＶ） （トノ も瓦＜ｖ）
の形成プロセスを示す断面図、第２図（ａ）、 （ｂ）
、 （Ｃ）、 （ｄ）は本発明によるキャパシタの製造
プロセスを示す断面図、第３図（ａ）は本発明の一実施
例におけるキャパシタの電流−電圧特性、第３図（ｂ）
は従来プロセスによるキャパシタの電流−電圧特性を示
す。 １・・・導電性基板、２・・・第２の絶縁膜、３・・・
第１の絶Ｒ膜、４・・・フォトレジスト、５・・・誘電
材料、６・・・電極、７・・・Ｓｒ基板、８・・・酸化
シリコン、９・・・９化シリコン、１０・・・フォトレ
ジスト、１１・・・第２のフォトレジスト、１２・・・
酸化タンタル、１３瑯 ／ 圓 （ａ＞ ／ （ｂ〕 窮 ２ 図 （υ） （ｂ〕 ［＝− ＜Ｃ） 「 ３ （ｉｌｌ） を足ＣＶ） （トノ も瓦＜ｖ）
Claims (1)
- 【特許請求の範囲】 １、第１の薄膜／第２の薄膜／導電性基板がそれぞれ積
層されている半導体装置において、該第１の薄膜上に第
１のレジストマスクラパターニング形成して、該第１の
薄膜をエツチングし、次に鈑第１のレジストマスクを除
去し、上記エツチングによシ残った該第２の薄膜上の該
第１の薄膜のエツジ部の近傍を覆うようにして第２のレ
ジストマスクをバターニング形成し、該第２の薄膜をエ
ツチングすることにょジオ−バーハングのない段差部も
しくはコンタクトホールを形成することを特徴とする半
導体装置の製造方法。 ２、特許請求の範囲第１項記載の製造方法において、形
成したコンタクトホールの上部から絶縁膜を被着し、次
に該絶縁膜の上部に電極を形成しキャパシタとすること
を特徴とする半導体装置の製造方法。 ３、特許請求の範囲第２項記載の製造方法において、該
絶縁膜は、タンタル、ニオビウム、バナジウム、チタン
、ジルコニウム、ハフニウム等の遷移金属からなる群よ
シ選択した少なくとも一酸化物によって形成されている
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168175A JPS6060750A (ja) | 1983-09-14 | 1983-09-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168175A JPS6060750A (ja) | 1983-09-14 | 1983-09-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6060750A true JPS6060750A (ja) | 1985-04-08 |
Family
ID=15863181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58168175A Pending JPS6060750A (ja) | 1983-09-14 | 1983-09-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6060750A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61265860A (ja) * | 1985-05-20 | 1986-11-25 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
-
1983
- 1983-09-14 JP JP58168175A patent/JPS6060750A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61265860A (ja) * | 1985-05-20 | 1986-11-25 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
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