JPH0559579B2 - - Google Patents
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- Publication number
- JPH0559579B2 JPH0559579B2 JP58165151A JP16515183A JPH0559579B2 JP H0559579 B2 JPH0559579 B2 JP H0559579B2 JP 58165151 A JP58165151 A JP 58165151A JP 16515183 A JP16515183 A JP 16515183A JP H0559579 B2 JPH0559579 B2 JP H0559579B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- insulating film
- conductive film
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、MOS型半導体装置及びその製造
方法に関する。
方法に関する。
従来より、半導体装置の高密度・高集積・高速
化に伴い、MOS型トランジスタの微細化がなさ
れている。このような微細MOS型トランジスタ
では、特に、ドレイン近傍での電界集中により、
いわゆるホツトエレクトロンが生じ、基板電流や
ゲート電流は増大する。これらはトランジスタの
しきい値のシフトや、相補型半導体装置における
ラツチアツプ現象を招く恐れがあり、半導体装置
の信頼性を低下させる。従来、これらの対策とし
ては、トランジスタのソース・ドレイン近傍を低
濃度拡散層とするLDD（Lightly Doped Drain）
構造や、Graded Junction構造のトランジスタが
提案されている。Graded Junction構造のトラン
ジスタは、従来のトランジスタと比較して、上記
の欠点は抑制されるものの、シヨートチヤネル効
果の増大を招く欠点がある。LDD構造のトラン
ジスタは、上記の欠点を抑制し、微細MOS型ト
ランジスタに適するものと言えるが、高濃度ソー
ス・ドレイン領域とゲート電極の領域とが重なり
合わない、オフセツトゲート構造となつている
為、寄生抵抗により、トランジスタの駆動能力
（gm）が低下する。特にソース側でのゲート電極
とのオフセツト構造は、ドレイン近傍での電界集
中を緩和する事に、何ら効果をもたらさず駆動能
力gmの低下だけをもたらしている。
化に伴い、MOS型トランジスタの微細化がなさ
れている。このような微細MOS型トランジスタ
では、特に、ドレイン近傍での電界集中により、
いわゆるホツトエレクトロンが生じ、基板電流や
ゲート電流は増大する。これらはトランジスタの
しきい値のシフトや、相補型半導体装置における
ラツチアツプ現象を招く恐れがあり、半導体装置
の信頼性を低下させる。従来、これらの対策とし
ては、トランジスタのソース・ドレイン近傍を低
濃度拡散層とするLDD（Lightly Doped Drain）
構造や、Graded Junction構造のトランジスタが
提案されている。Graded Junction構造のトラン
ジスタは、従来のトランジスタと比較して、上記
の欠点は抑制されるものの、シヨートチヤネル効
果の増大を招く欠点がある。LDD構造のトラン
ジスタは、上記の欠点を抑制し、微細MOS型ト
ランジスタに適するものと言えるが、高濃度ソー
ス・ドレイン領域とゲート電極の領域とが重なり
合わない、オフセツトゲート構造となつている
為、寄生抵抗により、トランジスタの駆動能力
（gm）が低下する。特にソース側でのゲート電極
とのオフセツト構造は、ドレイン近傍での電界集
中を緩和する事に、何ら効果をもたらさず駆動能
力gmの低下だけをもたらしている。
この発明は上述した従来装置の欠点を改良した
もので、高密度・高集積・高速化が可能で、しか
も信頼性の高い半導体装置の製造方法を提供する
ことを目的とする。
もので、高密度・高集積・高速化が可能で、しか
も信頼性の高い半導体装置の製造方法を提供する
ことを目的とする。
この発明は、以下の様である。即ち、ゲート電
極形成後絶縁膜又は導電膜を被着した後、レジス
トを塗布し、ソース又はドレインのいずれが一方
を露出するようにパターニングした後、レジスト
をマスクとして該絶縁膜又は導電膜を除去する工
程、次に、ゲート電極及び絶縁膜又は導電膜をマ
スクとして低濃度不純物を導入する工程更に熱処
理を行なうことにより、ゲート電極の一部を酸化
し、酸化膜を形成する工程、更には該絶縁膜又は
導電膜を除去した後、RIEを行なうことにより、
該酸化膜をゲート側壁に残す工程、更には、ゲー
ト電極と該酸化膜をマスクとして、高濃度不純物
を導入することにより、高濃度拡散層を形成する
ことを特徴とする半導体装置の製造方法である。
極形成後絶縁膜又は導電膜を被着した後、レジス
トを塗布し、ソース又はドレインのいずれが一方
を露出するようにパターニングした後、レジスト
をマスクとして該絶縁膜又は導電膜を除去する工
程、次に、ゲート電極及び絶縁膜又は導電膜をマ
スクとして低濃度不純物を導入する工程更に熱処
理を行なうことにより、ゲート電極の一部を酸化
し、酸化膜を形成する工程、更には該絶縁膜又は
導電膜を除去した後、RIEを行なうことにより、
該酸化膜をゲート側壁に残す工程、更には、ゲー
ト電極と該酸化膜をマスクとして、高濃度不純物
を導入することにより、高濃度拡散層を形成する
ことを特徴とする半導体装置の製造方法である。
この発明を用いることにより、ドレイン側での
拡散層領域は、ゲート近傍では、低濃度となり、
従来のLDD構造のトランジスタと同様、ドレイ
ン側での電界集中を緩和することが可能となり、
又、ゲート酸化膜厚は、ソース側と比較して、厚
い為ホツトエレクトロンによるしきい値のシフト
や、基板電流、ゲート電流の増加を抑制し、かつ
ソース側は、ゲート電極と自己整合で高濃度拡散
層が形成される為、従来のLDD構造のトランジ
スタと比較して、寄生抵抗が低減でき、駆動能力
gmの低下が抑制される。従つて高密度・高集
積・高速化が可能でしかも信頼性の高い半導体装
置が可能となる。
拡散層領域は、ゲート近傍では、低濃度となり、
従来のLDD構造のトランジスタと同様、ドレイ
ン側での電界集中を緩和することが可能となり、
又、ゲート酸化膜厚は、ソース側と比較して、厚
い為ホツトエレクトロンによるしきい値のシフト
や、基板電流、ゲート電流の増加を抑制し、かつ
ソース側は、ゲート電極と自己整合で高濃度拡散
層が形成される為、従来のLDD構造のトランジ
スタと比較して、寄生抵抗が低減でき、駆動能力
gmの低下が抑制される。従つて高密度・高集
積・高速化が可能でしかも信頼性の高い半導体装
置が可能となる。
この発明の実施の例として、Ｎチヤネルトラン
ジスタに応用した場合について述べる。まず第１
図に示すように、Ｐ型基板１にゲート酸化膜２、
ゲート電極３を形成した後、窒化膜４を被着し、
レジスト５を塗布した後、ドレインが露出するよ
うにパターニングする。
ジスタに応用した場合について述べる。まず第１
図に示すように、Ｐ型基板１にゲート酸化膜２、
ゲート電極３を形成した後、窒化膜４を被着し、
レジスト５を塗布した後、ドレインが露出するよ
うにパターニングする。
次に第２図に示すようにレジストをマスクとし
て窒化膜をエツチングした後、燐を２×1013cm-2
のドーズ量イオン注入して低濃度拡散層６を形成
する。次に第３図に示すように熱処理を行なう
と、窒化膜４におおわれた部分を除いて、酸化膜
７が形成され、更にゲート端のゲート酸化膜は酸
化により、くい込みが生じ厚くなる。次に第４図
に示すように窒化膜を除去した後RIEを行なうと
第５図に示すようにゲート側壁にだけ、酸化膜７
が残る。更にはゲート電極と、この酸化膜をマス
クとして砒素を５×1015cm-2のドース量イオン注
入して高濃度拡散層８を形成する。次に第６図に
示すように、CVDSiO2９を被着し、コンタクト
開孔を行なつたのち、Al配線を行ないゲート配
線１０、ソース配線１１、ドレイン配線１２を形
成する。
て窒化膜をエツチングした後、燐を２×1013cm-2
のドーズ量イオン注入して低濃度拡散層６を形成
する。次に第３図に示すように熱処理を行なう
と、窒化膜４におおわれた部分を除いて、酸化膜
７が形成され、更にゲート端のゲート酸化膜は酸
化により、くい込みが生じ厚くなる。次に第４図
に示すように窒化膜を除去した後RIEを行なうと
第５図に示すようにゲート側壁にだけ、酸化膜７
が残る。更にはゲート電極と、この酸化膜をマス
クとして砒素を５×1015cm-2のドース量イオン注
入して高濃度拡散層８を形成する。次に第６図に
示すように、CVDSiO2９を被着し、コンタクト
開孔を行なつたのち、Al配線を行ないゲート配
線１０、ソース配線１１、ドレイン配線１２を形
成する。
他の実施例としては、第１図に示す窒化膜４、
レジスト５を塗布する前にゲート電極をマスクと
して、低濃度拡散層を形成した後、窒化膜４、レ
ジスト５を被着してもよい。この場合には第２図
のイオン注入工程は不要となる。（第７図、第８
図）その後は第３図以降と同様である。
レジスト５を塗布する前にゲート電極をマスクと
して、低濃度拡散層を形成した後、窒化膜４、レ
ジスト５を被着してもよい。この場合には第２図
のイオン注入工程は不要となる。（第７図、第８
図）その後は第３図以降と同様である。
第１図、第２図、第３図、第４図、第５図、第
６図、第７図及び第８図は本発明の実施例の断面
図である。 図において、１……ｐ型基板、２，７……酸化
膜、３……多結晶シリコン、４……窒化膜、５…
…レジスト、６……低濃度拡散層、８……高濃度
拡散層、９……CVDSiO2、１０，１１，１２…
…Al。
６図、第７図及び第８図は本発明の実施例の断面
図である。 図において、１……ｐ型基板、２，７……酸化
膜、３……多結晶シリコン、４……窒化膜、５…
…レジスト、６……低濃度拡散層、８……高濃度
拡散層、９……CVDSiO2、１０，１１，１２…
…Al。
Claims (1)
- 【特許請求の範囲】 １ ゲート電極形成後、絶縁膜又は導電膜を被着
した後、ソース又はドレイン上のいずれか一方の
前記絶縁膜又は導電膜を除去する工程、次にゲー
ト電極及び絶縁膜又は導電膜をマスクとして低濃
度不純物を導入する工程、更に、熱処理を行ない
酸化膜を形成する工程、更には前記絶縁膜又は導
電膜を除去したのち、反応性イオンエツチングを
行なうことにより、前記酸化膜をゲート側壁に残
す工程、ゲート電極と前記酸化膜をマスクとして
高濃度不純物を導入することにより高濃度拡散層
を形成する工程を具備することを特徴とする半導
体装置の製造方法。 ２ ゲート電極形成後、ゲート電極をマスクとし
て低濃度不純物を導入して低濃度拡散層を形成す
る工程、その後絶縁膜又は導電膜を被着した後、
ソース又はドレイン上のいずれか一方の前記絶縁
膜又は導電膜を除去する工程、更に熱処理を行な
い酸化膜を形成した後、前記絶縁膜又は導電膜を
除去する工程、次に反応性イオンエツチングを行
なうことにより前記酸化膜をゲート側壁に残し、
ゲート電極と前記酸化膜をマスクとして高濃度不
純物を導入することにより高濃度拡散層を形成す
る工程を具備することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58165151A JPS6057969A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58165151A JPS6057969A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6057969A JPS6057969A (ja) | 1985-04-03 |
| JPH0559579B2 true JPH0559579B2 (ja) | 1993-08-31 |
Family
ID=15806843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58165151A Granted JPS6057969A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057969A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0724521U (ja) * | 1993-10-04 | 1995-05-09 | 株式会社レヂトン | コンパスアーム切断機 |
-
1983
- 1983-09-09 JP JP58165151A patent/JPS6057969A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6057969A (ja) | 1985-04-03 |
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