JPH0559969U - 遅延回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＰＬＬを用いてプログラマブルで高分解能な
クロック用の遅延回路を提供する。 【構成】 位相比較回路１と、ループフィルタ回路２
と、電圧制御発振回路３と、Ｎデバイダ回路４とで閉ル
ープを形成してＰＬＬを構成し、遅延させるべき信号を
入力端子より前記位相比較回路に入力し、該位相比較回
路の出力をループフィルタ回路２及び前記電圧制御発振
回路３を介して前記Ｎデバイダ回路に接続し、前記Ｎデ
バイダ回路の出力をデコーダ５に導きデコードし、該デ
コーダの出力と前記電圧制御発振回路の出力とをロジッ
ク回路６に接続し、該ロジック回路の出力が接続される
出力端子から入力信号がデコード値で決まる時間だけ遅
延された信号出力として取り出すように構成する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、同期式データ伝送で基準となるクロックやフェイズ シフト キー イング(PSK:Phase Shift Keying)波を復調するために必要な再生クロック等、次 段に続くディジタル・データ処理回路に用いることができ、クロックの位相を処 理速度を基準とした分解能でプログラマブルに調整できる遅延回路に関するもの である。

【０００２】

【従来の技術】

従来、この種の技術としての代表的なディジタル信号の遅延回路としては、図 ４の従来の技術の説明に供する図に示すように、複数のインダクタンス（Ｌ₀〜 Ｌ₈）とキャパシタンス（Ｃ₀〜Ｃ₈）で構成された遅延回路が知られている。

【０００３】

【考案が解決しようとする課題】

このような従来の技術にあっては、以下のような問題点があった。

【０００４】 （イ）このような回路の場合、遅延時間は、インダクタンス、キャパシタンス、 及びラインの長さにより決定される。このために温度変化や素子のバラツキによ りその遅延時間が変化することとなる。

【０００５】 （ロ）プログラマブルに遅延時間を変化させることができないため、処理速度に 適した素子を選択する必要がある。

【０００６】 （ハ）分解能を高くすることはラインの分割を増やすことで実装上不利となる。

【０００７】 本考案は、従来の有するこのような問題点に鑑みてなされたものであり、その 目的とするところは、ＰＬＬ（Phase locked Loop）を用いてプログラマブルで 高分解能なクロック用の遅延回路を提供するものである。

【０００８】

【課題を解決するための手段】

上記目的を達成するために、本考案は、位相比較回路１と、ループフィルタ回 路２と、電圧制御発振回路３と、Ｎデバイダ回路４とで閉ループを形成してＰＬ Ｌを構成し、遅延させるべき信号を入力端子より前記位相比較回路に入力し、該 位相比較回路の出力をループフィルタ回路２及び前記電圧制御発振回路３を介し て前記Ｎデバイダ回路に接続し、前記Ｎデバイダ回路の出力をデコーダ５に導き デコードし、該デコーダの出力と前記電圧制御発振回路の出力とをロジック回路 ６に接続し、該ロジック回路の出力が接続される出力端子から入力信号がデコー ド値で決まる時間だけ遅延された信号出力として取り出すように構成したことを 特徴とする遅延回路である。

【０００９】

【作用】

このようなＰＬＬの構成とすることで、入力信号を位相比較回路においてＮデ バイダ回路からの信号と位相比較し、その比較した結果に基づいた信号を電圧制 御発振回路から得、この信号を前記Ｎデバイダ回路に導くと同時にロジック回路 にも導く。ロジック回路には別にＮデバイダ回路の出力がデコードされて導かれ る。このように構成することで、ロジック回路からは入力信号がデコード値で決 まる時間だけ遅延された信号が出力として取り出すことができる。

【００１０】

【実施例】

本考案の遅延回路について具体的実施例である図面を参照しながら説明する。

【００１１】 図１は本考案の遅延回路の具体的実施例を示すブロック系統図である。

【００１２】 図２は図1を更に具体化した実施例を示す図、さらに詳しくいえば、入力信号 （クロック）の周波数の1/32ステップ(分解能1/32)で遅延時間を設定できる遅延 回路の図1の更に具体化した本考案の実施例を示す図である。

【００１３】 図３は、図２の説明に供するタイムチャート、さらに詳しくいえば、図２の回 路を設定値を”Ｐ₄Ｐ₃Ｐ₂Ｐ₁Ｐ₀＝００００１Ｈ”で動作させた時のタイムチャ −トである。

【００１４】 図１において、１は位相比較回路、２はループフィルタ回路、３はＶＣＯ（電 圧制御発振回路）、４は例えばＮ進カウンタ等から成るＮデバイダ回路、５はデ コーダ、６はロジック回路である。

【００１５】 各部の接続関係は以下のようになる。

【００１６】 位相比較回路１とループフィルタ回路２とＶＣＯ３とＮデバイダ回路４が夫々 閉ループを形成するように接続されて一般的なＰＬＬを構成する。

【００１７】 遅延させる信号（クロック）は、入力端子INより位相比較回路１に入力する。 ＰＬＬの構成要素であるＮデバイダ回路４の出力であるカウンタ値をデコーダ５ に導きデコードする。デコーダ５の出力とＶＣＯ３の出力が夫々ロジック回路６ に接続される。ロジック回路６の出力が接続される出力端子OUTからは、入力信号 がデコード値で決まる時間だけ遅延された信号が出力される。

【００１８】 以上のブックについて更に具体的な個々の構成は図２のように表わすことがで きる。

【００１９】 図２において、上述したＰＬＬは、前記位相比較回路１及びＶＣＯ３の機能を 持つＵ₁（IC）、前記ループフィルタ２の機能を持つ抵抗Ｒ₃及びキャパシタＣ₂ 及び、前記Ｎデバイダ回路４の機能を持つ５ビットバイナリカウンタＵ₂（IC） によって構成される。

【００２０】 そしてこのとき、Ｕ₁の２つの入力信号（SIN_IN,VCO_IN)の位相差が０°のとき ロックするように構成されている。

【００２１】 上述したデコーダ５に相当する部分は、遅延時間設定手段５１とマグニチュー ド・コンパレータＵ₃，Ｕ₄とから構成され、Ｕ₂出力（バイナリカウンタ出力） Ｑ₀〜Ｑ₄及び遅延時間設定手段５１からの遅延時間を設定するための信号Ｐ（設 定値又はデコード値、個々にはＰ₀〜Ｐ₄）がマグニチュード・コンパレータＵ₃ ，Ｕ₄に接続される。ここで遅延時間設定手段５１は、抵抗Ｒ₄〜Ｒ₈及びスイッ チＳＷから成る回路構成をとり、設定値Ｐを決めスイッチＳＷにより具体的に設 定値を変化されることで遅延時間を制御できるように構成される。

【００２２】 上述したロジック回路６に相当する部分は、セット優先のＳ−ＲＦＦ（フリッ プ・フロップ）Ｕ₅で構成することができ、Ｕ₃の出力がＵ₅のＳ端子に入力し、 Ｕ₄の出力がＵ₅のＲ端子に入力する接続関係となる。更にＵ₄に入力するクロッ ク（（Ｉ）で表わす）が同時にＵ₅のクロック端子に導かれる。

【００２３】 具体的動作例を図３を用いて説明する。

【００２４】 （１）遅延時間設定手段５１の設定値Ｐ₄Ｐ₃Ｐ₂Ｐ₁Ｐ₀を００００１Ｈとセッテ ングする。これによりＵ₅へのＳ入力はＱ₄Ｑ₃Ｑ₂Ｑ₁Ｑ₀＝００００１時、Ｒ入力 はＱ₃Ｑ₂Ｑ₁Ｑ₀＝０００１時となる。

【００２５】 （２）入力端子にクロック（繰り返しパルス）を入力する。これによりＰＬＬの 通常動作により（Ｉ）上には入力信号の周波数の３２倍の周波数の信号が発生す る。

【００２６】 （３）Ｕ₂は前記（Ｉ）上の信号をクロックとしてインクリメントされるので、 Ｕ₂の出力値をデコードすることにより遅延時間及びステップ幅を制御できる。

【００２７】 （４）一般にＵ₂にＮ進のカウンタを用いるとカウンタ出力Ｑ₄のステップ幅ｔ_{st ep} ［ｓｅｃ］は、 ｔ_step＝１／Ｎ・ｆ …（１） （但し、ｆは入力信号の周波数、ＮはＮ進カウンタを示す）となる。

【００２８】 又、遅延時間ｔ_d［ｓｅｃ］は、ステップ幅と”設定値＋１”との乗算した値 で表わせるから、 ｔ_d＝（１／Ｎ・ｆ）・（設定値＋１） …（２） となる。

【００２９】 （４） この結果、得られる出力としては、遅延時間設定手段５１からの設定値 Ｐ₀〜Ｐ₄に従って遅延されたデューティー比５０％のクロックを再生することが できる。即ち、遅延時間ｔ_dをプログラマブルに変化させるため、設定値Ｐ₀〜Ｐ _d をスイッチで変え、マクネチュード・コンパレータでタイミング信号を発生さ せて、Ｕ₅によりデュティー比５０％のクロックを再生する。

【００３０】 尚、Ｕ₂にｎビットバイナリカウンタ（２ⁿ進カウンタ）を用いた場合、Ｕ₃は ｎビット、Ｕ₄（ｎ−１）ビットのマグネチュード・コンパレータを用い、設定 値Ｐはｎビットになる。

【００３１】

【考案の効果】

本考案は、以上説明したように構成されているので、次に記載するような効果 を奏する。

【００３２】 （イ）遅延時間及び分解能（ステップ幅）をカウンタ及びデコーダ値によりプロ グラマブルに変化させることができる。

【００３３】 （ロ）分解能を高くしたい場合、即ち、ステップ幅を短くしたい場合、Ｎ進カウ ンタのＮを大きくすると、（１）式に従って分解能があがる。例えば８ビットバ イナリカウンタのとき１／２５６となる。但し、設定値Ｐのビット数もふえる。 例えば、８ビツトバイナリカウンタのときＰ₀〜Ｐ₇となる。

【００３４】 （ハ）設定値Ｐの値を変えることにより（２）式に従って遅延時間をプログラマ ブルに変えることができる。

【００３５】 （ニ）設定値Ｐの設定方法をマイクロプロセッサのＩ／Ｏインターフェイスを利 用して変化させるとソフト的に遅延時間を制御することができる。

【図面の簡単な説明】

【図１】本考案の遅延回路の具体的実施例を示すブロッ
ク系統図である。

【図２】図1を更に具体化した実施例を示す図である。

【図３】図２の説明に供するタイムチャートである。

【図４】従来の技術の説明に供する図である。

【符号の説明】

１ 位相比較回路 ２ ループフィルタ回路 ３ ＶＣＯ（電圧制御発振回路） ４ Ｎデバイダ回路 ５ デコーダ ６ ロジック回路

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 位相比較回路１と、ループフィルタ回路
   ２と、電圧制御発振回路３と、Ｎデバイダ回路４とで閉
   ループを形成してＰＬＬを構成し、遅延させるべき信号
   を入力端子より前記位相比較回路に入力し、該位相比較
   回路の出力をループフィルタ回路２及び前記電圧制御発
   振回路３を介して前記Ｎデバイダ回路に接続し、前記Ｎ
   デバイダ回路の出力をデコーダ５に導きデコードし、該
   デコーダの出力と前記電圧制御発振回路の出力とをロジ
   ック回路６に接続し、該ロジック回路の出力が接続され
   る出力端子から入力信号がデコード値で決まる時間だけ
   遅延された信号出力として取り出すように構成したこと
   を特徴とする遅延回路。