JPH08237320A

JPH08237320A - Ｆｓｋ復調回路

Info

Publication number: JPH08237320A
Application number: JP7041499A
Authority: JP
Inventors: Makoto Kotani; 誠小谷
Original assignee: PFU Ltd
Current assignee: PFU Ltd
Priority date: 1995-03-01
Filing date: 1995-03-01
Publication date: 1996-09-13

Abstract

(57)【要約】【目的】本発明は、ＦＳＫ復調回路に関し、簡単な構
成でディジタル化することを目的とする。【構成】波形整形手段１は入力されたＦＳＫ信号につ
いての波形整形を行ってこれに対応するディジタル信号
を形成して出力する。カウンタ２は波形整形手段１の出
力するディジタル信号をカウントして複数ビットのカウ
ント信号を出力する。リセット手段３はＦＳＫ信号の２
個の周波数及びビットレート周期で定まる所定の周期で
あってビットレート周期を複数の周期に分割しうる周期
でカウンタ２をリセットする。出力手段４はカウンタ２
の出力するカウント信号に基づいてディジタル信号の論
理レベルのいずれかを形成して復調出力として出力す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＦＳＫ復調回路に関
し、特に、比較的簡単な構成のディジタル回路からなる
ＦＳＫ復調回路に関する。

【０００２】

【従来の技術】図４は従来技術説明図であり、図４
（Ａ）は従来のＦＳＫ（frequency shiftkeying、周波
数偏移変調）復調回路の構成を示し、図４（Ｂ）は従来
のＦＳＫ復調回路の動作を示す。

【０００３】図４（Ａ）に示すＦＳＫ復調回路におい
て、受信されたＦＳＫ（変調）信号ａがリミッタ１０１
に入力される。受信されたＦＳＫ信号ａは図４（Ｂ）に
示す波形である。ＦＳＫ信号ａは、その周波数が偏移さ
れており、ディジタル信号の「０」（又は「１」）に対
応する低い周波数の部分と「１」（又は「０」）に対応
する高い周波数の部分とからなる。リミッタ１０１にお
いてＦＳＫ信号ａは波形整形される。これにより、図４
（Ｂ）に示すリミッタ１０１の出力として信号ｂを得
る。この信号ｂはＦＳＫ信号ａの周波数偏移に応じて偏
移したディジタル信号である。

【０００４】波形整形後の信号ｂは単安定マルチバイブ
レータ１０２に入力される。単安定マルチバイブレータ
１０２において、信号ｂのエッジが検出される。従っ
て、単安定マルチバイブレータ１０２の出力であるエッ
ジ検出信号ｃは、図４（Ｂ）に示すようになる。このエ
ッジ検出信号ｃは、そのパルス数が、信号ｂの周波数偏
移に応じて、ディジタル信号の「０」に対応する低い周
波数の部分では「疎」になり、「１」に対応する高い周
波数の部分では「密」になる信号である。

【０００５】エッジ検出信号ｃはロウパスフィルタ（Ｌ
ＰＦ）１０３に入力される。ロウパスフィルタ１０３に
より、エッジ検出信号ｃについて周波数弁別が行われ
る。この結果、図４（Ｂ）に示すようなロウパスフィル
タ１０３の出力信号ｄを得る。この出力信号ｄは、エッ
ジ検出信号ｃの周波数が低い部分でロウレベルとされ、
エッジ検出信号ｃの周波数が高い部分でハイレベルとさ
れる。

【０００６】弁別後のロウパスフィルタ１０３の出力信
号ｄは比較器１０４に入力される。比較器１０４におい
て、ロウパスフィルタ１０３の出力信号ｄは所定の基準
レベルｅと比較される。基準レベルｅは、図４（Ｂ）に
示すように、出力信号ｄのロウレベルとハイレベルとの
中間の値である。これにより、比較器の出力として復調
出力ｆを得る。この復調出力ｆは、図４（Ｂ）から判る
ように、２値の論理信号（ディジタル信号）であり、Ｆ
ＳＫ信号ａの低い周波数の部分でディジタル信号の
「０」とされ、ＦＳＫ信号ａの高い周波数の部分でディ
ジタル信号の「１」とされる。即ち、この復調出力ｆは
ＦＳＫ信号ａの周波数偏移に応じたディジタル信号であ
り、ＦＳＫ信号ａが復調されている。

【０００７】

【発明が解決しようとする課題】図４（Ａ）に示すＦＳ
Ｋ復調回路は、その一部がアナログ回路によって構成さ
れる。即ち、ロウパスフィルタ１０３及び比較器１０４
はアナログ回路からなり、アナログ素子によって構成さ
れる。このため、以下のような問題があった。

【０００８】図４（Ａ）に示すＦＳＫ復調回路の他の部
分、即ち、リミッタ１０１及び単安定マルチバイブレー
タ１０２は、ディジタル回路であり、ディジタル素子に
よって構成される。従って、アナログ素子からなるロウ
パスフィルタ１０３及び比較器１０４と、ディジタル素
子からなるリミッタ１０１及び単安定マルチバイブレー
タ１０２とを、１個のＬＳＩチップに集積化することは
難しい。このために、ＦＳＫ復調回路を複数個のＩＣで
構成することになり、装置の小型化が図れなかった。

【０００９】逆に、アナログ素子からなるロウパスフィ
ルタ１０３及び比較器１０４と、ディジタル素子からな
るリミッタ１０１及び単安定マルチバイブレータ１０２
とを１個のＬＳＩチップに集積化すると、その製造プロ
セスが複雑化することによって、ＦＳＫ復調回路（ＬＳ
Ｉチップ）の製造コストが高くなってしまう。

【００１０】また、アナログ回路からなるロウパスフィ
ルタ１０３及び比較器１０４については、必ずその調整
が必要であり、煩わしい。なお、ＦＳＫ復調回路は、パ
ルス周期を弁別する方式とすれば、その全体をディジタ
ル化できる。即ち、より高速のクロックパルスを発生さ
せて、このクロックパルス数をリミッタ１０１の出力ｂ
のハイレベル及びロウレベルの間にカウントする。カウ
ント値はＦＳＫ信号ａの低い周波数の部分で大きくなり
高い周波数の部分で小さくなる。従って、ＦＳＫ信号ａ
から形成したリミッタ１０１の出力ｂのパルス周期を弁
別できる。即ち、ＦＳＫ信号ａの２個の周波数を弁別で
きるので、カウント値に基づいて復調出力を形成でき
る。

【００１１】しかし、この方式によれば、以下のような
問題がある。即ち、クロックパルスはＦＳＫ信号より十
分に高速でなければならず、そのためのパルス発生回路
が高価なものとなる。また、クロックパルスのカウント
を開始する時期を、リミッタ１０１の出力ｂのハイレベ
ル及びロウレベルの切り替わりの時期と正確に同期させ
なければならない。また、同期をとるための調整は難し
く、僅かな調整のずれが生じ易い。従って、正しい復調
出力が得られない場合がある。

【００１２】本発明は、比較的簡単な構成のディジタル
回路からなるＦＳＫ復調回路を提供することを目的とす
る。また、本発明は、小型化、集積化が容易で調整が不
要なＦＳＫ復調回路を提供することを目的とする。

【００１３】また、本発明は、比較的簡単な構成で正確
な復調出力を得ることができるＦＳＫ復調回路を提供す
ることを目的とする。

【００１４】

【課題を解決するための手段】図１は本発明の原理構成
図であり、本発明によるＦＳＫ復調回路の構成を示す。
図１のＦＳＫ復調回路は、入力されたＦＳＫ信号につい
ての波形整形を行ってこれに対応するディジタル信号を
形成して出力する波形整形回路１と、波形整形回路１の
出力するディジタル信号をカウントして複数ビットのカ
ウント信号を出力するカウンタ２と、ＦＳＫ信号の２個
の周波数及びビットレート周期で定まる所定の周期であ
ってビットレート周期を複数の期間に分割しうる周期を
有するリセット信号でカウンタ２をリセットするリセッ
ト手段３と、カウンタ２の出力するカウント信号の値に
基づいてディジタル信号の論理レベルのいずれかを形成
して、リセット手段３が形成したリセット信号に同期し
て、復調出力として出力する出力回路４とを備える。

【００１５】

【作用】図１に示すＦＳＫ復調回路において、ＦＳＫ信
号が波形整形回路１に入力されると、ＦＳＫ信号に対応
するディジタル信号が形成される。従って、このディジ
タル信号は、ＦＳＫ信号の低い周波数の部分に対応して
出力（ハイレベルの部分）の数が少ない部分と、高い周
波数の部分に対応して出力の数が多い部分とからなる。
このディジタル信号自体をカウンタ２によりカウントし
て複数ビットのカウント出力を得る。

【００１６】カウンタ２は、リセット手段３により、Ｆ
ＳＫ信号の２個の周波数及びビットレート周期で定まる
所定の周期であってビットレート周期を複数の期間に分
割しうる周期でリセットされる。従って、ＦＳＫ信号の
ビットレート周期を分割した各周期（期間）において、
前記ディジタル信号がカウントされる。これにより、カ
ウンタ２の出力するカウント信号の値に基づいて、ＦＳ
Ｋ信号の２個の周波数を弁別する。出力手段４は、カウ
ント２の出力するカウント信号の値に基づいて、ディジ
タル信号の「０」又は「１」を出力する。即ち、ＦＳＫ
信号が復調される。

【００１７】このように、復調の元になるカウント信号
は、ＦＳＫ信号のビットレート周期を分割した各周期に
おいて前記ディジタル信号自体をカウントした信号であ
る。従って、カウントの開始の時期を、ＦＳＫ信号に対
応するディジタル信号の切り替わりの時期に同期させる
必要がない。また、高速のクロックパルスを形成する必
要もない。これにより、特に難しい構成や調整によるこ
となく、正確な復調出力を得ることができる。

【００１８】また、例えば、リセット手段３は発振回路
で構成でき、出力回路４はＤフリップフロップ等により
構成できるので、ＦＳＫ復調回路の全部をディジタル回
路（即ち、ディジタル素子）によって構成することがで
きる。これにより、製造プロセスの複雑化を避けて製造
コストの増加を抑えることによって、ＦＳＫ復調回路を
１個のＬＳＩチップに集積化することができる。従っ
て、ＦＳＫ復調回路の装置の小型化を図ることができ
る。また、アナログ回路を省略できるので、その調整を
不要にできる。

【００１９】

【実施例】図２は第１実施例説明図であり、図２（Ａ）
は第１実施例の構成を示すブロック図を示し、図２
（Ｂ）は第１実施例の動作を示す波形図を示す。

【００２０】図２（Ａ）に示すＦＳＫ復調回路は、波形
整形回路１をリミッタ１１により構成し、カウンタ２を
複数ビットのバイナリカウンタ２１により構成し、リセ
ット手段３を発振回路３１により構成し、出力回路４を
第１のＤフリップフロップ（ＦＦ１）４１、ＯＲゲート
回路４２及び第２のＤフリップフロップ（ＦＦ２）４３
により構成した例である。

【００２１】図２（Ａ）に示すＦＳＫ復調回路におい
て、受信されたＦＳＫ（変調）信号がリミッタ１１に入
力される。リミッタ１１は、入力されたＦＳＫ信号を振
幅制限回路により波形整形して、その出力（リミッタ出
力）として方形波を得る回路である。即ち、アナログ信
号であるＦＳＫ信号をディジタル信号に変換する回路で
ある。

【００２２】受信されたＦＳＫ信号は、その周波数が偏
移されており、ディジタル信号の「０」（又は「１」）
に対応する低い周波数ｆ_Lの部分と「１」（又は
「０」）に対応する高い周波数ｆ_Hの部分とからなる。
リミッタ出力はディジタル信号であって、ＦＳＫ信号の
周波数偏移に応じて偏移した信号である。

【００２３】なお、本実施例において、リミッタ１１に
対して入力されるＦＳＫ信号は、受信したＦＳＫ信号自
体の他、中間周波変換波をも含むものとする。即ち、受
信したＦＳＫ信号（の搬送波）の周波数を低くするよう
に周波数変換した後の信号（中間周波変換波）を、ＦＳ
Ｋ信号としてリミッタ１１に入力してもよい。

【００２４】リミッタ１１からのリミッタ出力はバイナ
リカウンタ２１に入力される。バイナリカウンタ２１
は、縦列接続した複数ビットｂの単位バイナリカウンタ
からなる。即ち、バイナリカウンタ２１は単位（１ビッ
トの）バイナリカウンタをｂ個縦列接続した２進カウン
タである。従って、バイナリカウンタ２１は、入力され
たディジタル信号であるリミッタ出力のハイレベルの数
をカウントして、カウント値を２進数として出力する。

【００２５】バイナリカウンタ２１はディジタル信号で
あるリミッタ出力を基準信号として動作する。即ち、基
準信号であるリミッタ出力の立ち上がりに同期してカウ
ント動作を開始する。また、バイナリカウンタ２１は発
振回路３１の発振出力であるリセット信号によりリセッ
トされる。

【００２６】発振回路３１は、バイナリカウンタ２１を
所定の周期でリセットするために当該周期で発振を繰り
返し、その発振出力をリセット信号として出力する。発
振即ちリセット信号はバイナリカウンタ２１に入力され
る。また、リセット信号は、出力回路４のＤフリップフ
ロップ４１、４３に入力され、これらのクロック信号Ｃ
Ｋとして用いられる。

【００２７】前述の所定の周期は、基本的には、ＦＳＫ
信号の２個の周波数ｆ_H及びｆ_L及びビットレート周期
ｔ（図２（Ｂ）参照）で定まる。ここで、ビットレート
周期ｔは、図２（Ｂ）に示すように、ＦＳＫ信号の搬送
波（ｆ₀）のビットレート周期であって、ＦＳＫ信号の
「１」又は「０」が出力されている最小の時間を言うも
のとする。

【００２８】以下、リセット信号の周期即ち、発振回路
３１の発振周期について説明する。本実施例において
は、発振回路３１は、ＦＳＫ信号の２個の周波数ｆ_H及
びｆ_LとＦＳＫ信号のビットレート周期ｔとに加えて、
更に、バイナリカウンタ２１のビット数ｂとで定まる所
定の周期で、バイナリカウンタ２１をリセットする。本
発明者の検討によれば、このような周期でバイナリカウ
ンタ２１をリセットすることにより、ｂビットのバイナ
リカウンタ２１の出力するカウント信号の最上位ビット
（ＭＳＢ）の値のみで、ＦＳＫ信号の２個の周波数ｆ_H
及びｆ_Lを弁別することができる。

【００２９】今、発振回路３１の発振周期が、ビットレ
ート周期ｔのｎ倍であるとする。この場合、発振回路３
１は、ｔ／ｎ時間毎に、リセット信号である発振出力を
出力する。この発振出力によって、バイナリカウンタ２
１はｔ／ｎ時間毎にリセットされる。即ち、ビットレー
ト周期ｔをｎ個の期間に分割し、分割した各周期におい
て、リミッタ出力（のハイレベルの数）がカウントされ
る。

【００３０】従って、ある発振出力でリセットされた時
から次の発振出力で再リセットされるまでの間（ｔ／ｎ
時間）において、バイナリカウンタ２１がカウントアッ
プするＦＳＫ信号（リミッタ出力のハイレベル）の数
は、以下のように表すことができる。即ち、ＦＳＫ信号
の２個の周波数の内の高い周波数ｆ_Hが入力されている
場合、カウント値はｎ＊（ｆ₀＋Δｆ）／ｔとなる。但
し、ｆ_H＝ｆ₀＋Δｆである。また、ＦＳＫ信号の２個
の周波数の内の低い周波数ｆ_Lが入力されている場合、
カウント値はｎ＊（ｆ₀−Δｆ）／ｔとなる。但し、ｆ
_H＝ｆ₀−Δｆである。

【００３１】ここで、ｆ₀はＦＳＫ信号の搬送波の中心
周波数であり、例えば１００ＭＨｚ程度である。Δｆは
ＦＳＫ信号の搬送波に重畳される可変周波数であり、例
えば１ＭＨｚ程度である。ｆ₀及びΔｆの値は予め定め
られる。従って、ＦＳＫ信号の２個の周波数ｆ_H及びｆ
_Lも予め定められる。

【００３２】以上のようにカウント値が求まるので、ｎ
＊（ｆ₀−Δｆ）／ｔ＜２^b-1＜ｎ＊（ｆ₀＋Δｆ）／
ｔであれば、ビット数ｂであるバイナリカウンタ２１の
最上位ビットのみで、ＦＳＫ信号の２個の周波数を弁別
することができる。即ち、カウント値がｎ＊（ｆ₀−Δ
ｆ）／ｔより大きく、かつ、ｎ＊（ｆ₀＋Δｆ）／ｔよ
り小さい時に、バイナリカウンタ２１の最上位の単位バ
イナリカウンタの出力が、「１」となるようにすればよ
い。

【００３３】本実施例では、この関係式を満足するよう
に、予め定まっているＦＳＫ信号の２個の周波数ｆ_H及
びｆ_LとＦＳＫ信号のビットレート周期ｔとに対し、バ
イナリカウンタ２１のビット数ｂと発振回路３１の発振
周期の倍率ｎとが選択され設定される。これにより、バ
イナリカウンタ２１の最上位ビットのみで、ｔ／ｎ時間
毎に、そのｔ／ｎ時間（ビットレート周期ｔをｎ個の期
間に分割した各々の周期）内に入力されたＦＳＫ信号の
２個の周波数ｆ_H及びｆ_Lを弁別することができる。

【００３４】発振回路３１は、例えば、以上のようにし
て定まる発振回路３１の発振周期でパルス出力を行うカ
ウンタからなる。カウンタに与えるパルスは、所定の周
期でパルス出力を得ればよいのであるから、高速である
必要はない。このカウンタは、入力されたパルスをカウ
ントして所定の値になったら、図２（Ｂ）に示すリセッ
ト信号と同様のパルス出力を出力すると共に、リセット
されて再びカウントを開始する。

【００３５】本実施例ではバイナリカウンタ２１の最上
位ビットの値（以下、カウンタＭＳＢ又はＭＳＢ）のみ
で周波数の弁別が可能であるので、バイナリカウンタ２
１のカウント出力の内、そのＭＳＢの値（カウンタＭＳ
Ｂ）のみが出力回路４に入力される。従って、カウンタ
ＭＳＢは周波数弁別結果を示す信号であり、これに基づ
いて出力回路４において復調出力が形成される。なお、
本実施例では、バイナリカウンタ２１の最上位以外のビ
ットの単位バイナリカウンタの値（ＭＳＢ以外のビット
の値）が、出力回路４に出力されることはない。

【００３６】出力回路４において、カウンタＭＳＢはＤ
フリップフロップ（ＦＦ１）４１のＤ端子及び２入力の
ＯＲゲート回路４２の一方の端子に入力される。Ｄフリ
ップフロップ４１のＱ端子からの出力は、２入力のＯＲ
ゲート回路４２の他方の端子に入力される。２入力のＯ
Ｒゲート回路４２の出力は、Ｄフリップフロップ４２の
Ｄ端子に入力される。Ｄフリップフロップ４３のＱ端子
からの出力が、入力されたＦＳＫ信号の復調出力として
出力される。２個のＤフリップフロップ４１及び４２
は、共にそのクロック入力ＣＫとして発振回路３１の発
振出力を用いる。

【００３７】Ｄフリップフロップ４１は、カウンタＭＳ
Ｂのみを取り込み、これに基づいてディジタル信号の論
理レベル「１」及び「０」のいずれか一方を形成して、
発振回路３１の発振出力に同期してそのＱ端子から出力
する。Ｄフリップフロップ４１の出力（ＦＦ１出力）
は、次の発振回路３１の発振出力が入力されるまで、そ
のままの値で維持される。

【００３８】本実施例では、Ｄフリップフロップ４１の
出力がＱ端子から出力されるから、前記カウンタＭＳＢ
が「１」の場合にはＤフリップフロップ４１の出力は
「１」となり、カウンタＭＳＢが「０」の場合にはＤフ
リップフロップ４１の出力も「０」となる。そして、次
のクロック入力ＣＫ（発振回路３１の発振出力）が入力
されるまで、そのままの値で維持される。

【００３９】従って、Ｄフリップフロップ４１の出力
は、ビットレート周期ｔをｎ個の期間に分割した各々の
周期において、周波数弁別結果を示す信号（カウンタＭ
ＳＢ）に対応した論理レベルの信号であり、かつ、当該
各々の周期の期間中（次の周期の開始まで）その論理レ
ベルが維持される信号である。そして、ビットレート周
期ｔを分割した各々の周期において、同様にＤフリップ
フロップ４１の出力が形成される。この結果、Ｄフリッ
プフロップ４１の出力は、基本的には、入力されたＦＳ
Ｋ信号の復調出力であると考えて良い。

【００４０】このように、本実施例は、復調信号形成の
元になる周波数弁別結果を示す信号として、ビットレー
ト周期ｔをｎ分割した各周期におけるカウント値を用い
るものであり、かつ、ＦＳＫ信号を波形整形して得た信
号（リミッタ出力）自体のカウント値を用いるものであ
る。従って、カウントの開始の時期を、ＦＳＫ信号に対
応するディジタル信号（リミッタ出力）の切り替わりの
時期に同期させる必要がない。これにより、発振回路３
１等の構成を簡単なものにできる。

【００４１】以上のように、Ｄフリップフロップ４１の
出力は、基本的には、入力されたＦＳＫ信号の復調出力
であるが、ＦＳＫ信号の２個の周波数ｆ_H及びｆ_Lの切
り替えの時点において、受信したＦＳＫ信号の波形が乱
れる場合がある。即ち、２個の周波数の切り替えの部分
の波形が、図２（Ｂ）に示すような整った波形にはなら
ないことが多い。従って、リミッタ出力の波形も、２個
の周波数の切り替えの部分で、乱れることが予想され
る。一方、前述のように、本実施例では発振出力とリミ
ッタ出力とは同期していない。

【００４２】このため、Ｄフリップフロップ４１の出力
をそのまま復調出力とすると、誤差を含んだものとなる
可能性がある。例えば、周波数ｆ_Hから周波数ｆ_Lへの
切り替え時の波形の乱れにより、ビットレート周期ｔを
ｎ分割した周期のうちの切り替え時直前の周期におい
て、バイナリカウンタ２１のカウント値が所定の値に達
せずに、本来出力されるべきカウンタＭＳＢが出力され
ない場合がある。この場合、Ｄフリップフロップ４１の
出力において、出力されないカウンタＭＳＢに対応する
周期の分だけ、ディジタル信号の「１」のレベルの期間
が短くなってしまう。そこで、本実施例では、ＯＲゲー
ト回路４２及びＤフリップフロップ４３を用いて、復調
出力が誤差を含まないように補正する。

【００４３】ＯＲゲート回路４２は、Ｄフリップフロッ
プ４１の出力（ＦＦ１出力）とバイナリカウンタ２１の
最上位ビットの出力（カウンタＭＳＢ）とを取り込み、
その論理和を形成して出力する。

【００４４】Ｄフリップフロップ４３は、発振回路３１
の発振出力に同期して、ＯＲゲート回路４２の出力（論
理和）を取り込み、これに基づいてディジタル信号の論
理レベル「１」及び「０」のいずれかを形成して、その
Ｑ端子から出力する。Ｄフリップフロップ４３の出力
（ＦＦ２出力）は、次の発振回路３１の発振出力が入力
されるまで、そのままの値で維持される。

【００４５】本実施例では、Ｄフリップフロップ４３の
出力がＱ端子から出力されるから、前記論理和が「１」
の場合にはＤフリップフロップ４３の出力は「１」とな
り、論理和が「０」の場合にはＤフリップフロップ４３
の出力も「０」となる。そして、次のクロック入力ＣＫ
（発振回路３１の発振出力）が入力されるまで、そのま
まの値で維持される。

【００４６】従って、例えば前述のように切り替え時の
直前の本来出力されるべきカウンタＭＳＢが得られなか
ったとしても、更にその前のカウンタＭＳＢに基づく論
理レベルがＤフリップフロップ４３から出力される。こ
れにより、出力されないカウンタＭＳＢに対応する周期
の分だけ、ディジタル信号の「１」のレベルの期間を長
くすることができ、Ｄフリップフロップ４１の復調出力
を補正することができる。従って、Ｄフリップフロップ
４３の出力は、入力されたＦＳＫ信号の復調出力であっ
て、ＦＳＫ信号の２個の周波数の切り替え時についての
補正をおこなったものである。

【００４７】次に、図２（Ｂ）に示す波形図に従って、
図２（Ａ）に示すＦＳＫ復調回路の動作について具体的
に説明する。図２（Ｂ）に示す波形のＦＳＫ信号がリミ
ッタ１１に入力される。リミッタ１１は、入力されたＦ
ＳＫ信号を波形整形して、図２（Ｂ）に示すリミッタ出
力を得る。このリミッタ出力がバイナリカウンタ２１に
入力される。バイナリカウンタ２１は入力されたリミッ
タ出力をカウントして、２進数として出力する。

【００４８】バイナリカウンタ２１は、図２（Ｂ）に示
す発振回路３１の発振出力により、図示の周期で定期的
にリセットされる。本実施例では、発振回路３１の発振
周期がＦＳＫ信号のビットレート周期ｔの４倍（ｎ＝
４）とされる。即ち、１個のビットレート周期ｔにおい
て、４個の発振出力が形成され、バイナリカウンタ２１
は４回リセットされ、これにより、１個のビットレート
周期ｔは４個の周期に分割される。

【００４９】ここで、前述のように、ＦＳＫ信号の２個
の周波数ｆ_H及びｆ_Lは例えば１０１ＭＨｚ及び９９Ｍ
Ｈｚ程度と極めて高い周波数であるので、説明の便宜
上、図２（Ｂ）に示すような信号であるとする。即ち、
周波数ｆ_Hは１個のビットレート周期ｔにおいて８個の
リミッタ出力（のハイレベル）が得られるような信号で
あり、周波数ｆ_Lは１個のビットレート周期ｔにおいて
４個のリミッタ出力（のハイレベル）が得られるような
信号であるとする。

【００５０】この場合、１個のビットレート周期ｔを４
分割した各周期において、周波数ｆ _HのＦＳＫ信号が入
力された場合にはバイナリカウンタ２１のカウント値は
「２」であり、周波数ｆ_LのＦＳＫ信号が入力された場
合にはバイナリカウンタ２１のカウント値は「１」であ
る。そこで、２個（ｂ＝２）の単位バイナリカウンタを
縦列接続してバイナリカウンタ２１とする。

【００５１】従って、周波数ｆ_HのＦＳＫ信号が入力さ
れた場合、バイナリカウンタ２１は、２個目のＦＳＫ信
号（のハイレベル）の入力に応じてこれをカウントし、
縦列接続された２段目の単位バイナリカウンタの出力
（カウンタＭＳＢ）を「１」とする。更に、カウンタＭ
ＳＢを「１」とした直後に、発振回路３１の発振出力に
よりリセットされる。

【００５２】また、周波数ｆ_LのＦＳＫ信号が入力され
た場合、バイナリカウンタ２１は、１個目のＦＳＫ信号
（のハイレベル）をカウントした後に、発振回路３１の
発振出力によりリセットされる。従って、カウンタＭＳ
Ｂが「１」とされることはない。この結果、バイナリカ
ウンタ２１の最上位ビットの値（カウンタＭＳＢ）は図
２（Ｂ）に示すようになる。

【００５３】カウンタＭＳＢがＤフリップフロップ４１
に入力される（「１」が入力される）と、その後のクロ
ック入力ＣＫによりＤフリップフロップ４１はディジタ
ル信号の「１」を出力し、次のクロック入力ＣＫまでこ
の出力を保つ。更に、続けてカウンタＭＳＢが入力され
るので、Ｄフリップフロップ４１は「１」を出力し続け
る。

【００５４】一方、カウンタＭＳＢが入力されない
（「０」が入力される）と、その後のクロック入力ＣＫ
によりＤフリップフロップ４１はディジタル信号の
「０」を出力し、次のクロック入力ＣＫまでこの出力を
保つ。更に、続けてカウンタＭＳＢが入力されないの
で、Ｄフリップフロップ４１は「０」を出力し続ける。

【００５５】この結果、Ｄフリップフロップ４１の出力
（ＦＦ１出力）は図２（Ｂ）に示すようになる。ここ
で、図２（Ｂ）に点線で示すように、周波数の切り替え
時の直前の本来出力されるべきカウンタＭＳＢが得られ
なかったとする。この場合、Ｄフリップフロップ４１の
出力も、図中点線で示すように、本来ディジタル信号の
「１」であるべき期間が欠落した（短くなった）信号と
なる。この欠落した部分の長さは、１個のビットレート
周期ｔを４分割した場合の１周期に等しい。

【００５６】しかし、本実施例では、本来出力されるべ
きカウンタＭＳＢの後のクロック入力ＣＫ１によりリセ
ットされるまで、Ｄフリップフロップ４１が「１」を出
力している。従って、クロック入力ＣＫ１がＤフリップ
フロップ４３に入力されるまで、Ｄフリップフロップ４
１の出力とカウンタＭＳＢとの論理和「１」がＤフリッ
プフロップ４３に入力される。これにより、その後のク
ロック入力ＣＫ１によりＤフリップフロップ４３はディ
ジタル信号の「１」を出力し、次のクロック入力ＣＫ２
までこの出力を保つ。これにより、出力されなかったカ
ウンタＭＳＢのカウント周期（分割された周期）の次の
周期においても、Ｄフリップフロップ４３がディジタル
信号の「１」を出力する。

【００５７】一方、論理和「０」が入力されると、その
後のクロック入力によりＤフリップフロップ４３はディ
ジタル信号の「０」を出力し、次のクロック入力までこ
の出力を保つ。

【００５８】この結果、Ｄフリップフロップ４３の出力
（ＦＦ２出力）は図２（Ｂ）に示すようになる。即ち、
Ｄフリップフロップ４１の出力の「１」であるべき期間
が欠落した部分を本来の値の補正した信号を復調出力
（ＦＦ２出力）として得る。

【００５９】なお、前述したように、周波数の切り替え
時に欠落した部分の長さ、即ち、復調の誤差は、ビット
レート周期ｔをｎ分割した場合の１周期に等しい。従っ
て、ｎの値を前記の「４」より更に大きな値とすれば、
周波数の切り替え時に欠落する部分の長さ、即ち、復調
の誤差を小さくすることができる。

【００６０】なお、ＦＳＫ信号の２個の周波数ｆ_H及び
ｆ_Lは例えば１０１ＭＨｚ及び９９ＭＨｚ程度と極めて
高い周波数であるので、ｎの値をより大きな値とするこ
とは可能である。本実施例は、説明の便宜のためにｎ＝
４としたものである。また、同様に、実際のバイナリカ
ウンタ２１のビット数ｂはより大きな値とされる。

【００６１】図３は第２実施例説明図であり、図３
（Ａ）は第２実施例の構成を示すブロック図を示し、図
３（Ｂ）は第２実施例の動作を示す波形図を示す。図３
（Ａ）に示すＦＳＫ復調回路は、波形整形回路１をリミ
ッタ１１により構成し、カウンタ２を複数ビットのバイ
ナリカウンタ２１により構成し、リセット手段３を発振
回路３１により構成し、出力回路４を記憶素子４４及び
Ｄフリップフロップ４５により構成する。従って、図３
（Ａ）に示すＦＳＫ復調回路は、その出力回路４の構成
が図２（Ａ）に示すＦＳＫ復調回路と異なる。

【００６２】この実施例は、第１実施例におけるバイナ
リカウンタ２１のビット数ｂについての制限を無くして
その構成を簡単化すると共に、第１実施例と同様に正確
な復調出力を得ることができる例である。従って、この
実施例では、発振回路３１の発振周期はＦＳＫ信号の２
個の周波数ｆ_H及びｆ_Lとビットレート周期ｔとで定ま
り、発振回路３１はこの所定の周期で発振し、発振出力
をリセット信号として出力する。

【００６３】前述のように、発振回路３１の発振周期の
ビットレート周期ｔに対する倍率ｎを定めると、ビット
レート周期ｔをｎ個の期間に分割した各周期において、
バイナリカウンタ２１がカウントアップするＦＳＫ信号
（リミッタ出力のハイレベル）の数は、高い周波数ｆ_H
が入力されている場合ｎ＊（ｆ₀＋Δｆ）／ｔとなり、
低い周波数ｆ_Lが入力されている場合ｎ＊（ｆ₀−Δ
ｆ）／ｔとなる。

【００６４】このようなカウント値の理論的な値は予め
知ることができるので、ｎ＊（ｆ₀−Δｆ）／ｔとｎ＊
（ｆ₀＋Δｆ）／ｔとの間に閾値を設定する。実際のカ
ウント値が閾値より小さければ、ｎ＊（ｆ₀−Δｆ）／
ｔであると考えることができ、低い周波数ｆ_Lが入力さ
れていることになる。逆に、実際のカウント値が閾値よ
り大きければ、ｎ＊（ｆ₀−Δｆ）／ｔであると考える
ことができ、高い周波数ｆ_Hが入力されていることにな
る。即ち、周波数の弁別が可能である。

【００６５】そこで、本実施例は、バイナリカウンタ２
１の最上位ビットのみでなく、バイナリカウンタ２１を
構成する単位バイナリカウンタの各々の出力を、周波数
弁別信号として用いる。具体的には、単位バイナリカウ
ンタの各々の出力は、記憶素子４４のアドレス信号とし
て用いられる。これにより、バイナリカウンタ２１のビ
ット数ｂに対する制約を無くすと共に、前記理論的なカ
ウント値及び周波数切り替え時の波形の乱れの双方を考
慮して最適な閾値を設定して誤差の極めて少ない復調出
力を得ることができる。

【００６６】記憶素子４４は所定のアドレスにディジタ
ル信号の論理レベル「１」又は「０」のいずれかを予め
格納する。記憶素子４４は、バイナリカウンタ２１の複
数ビットの出力をそのアドレス信号として取り込んで、
当該アドレスに格納されたディジタル信号の論理レベル
「１」又は「０」を出力する。なお、記憶素子４４は、
例えばＲＯＭ（読み出し専用メモリ）からなる。なお、
記憶素子４４は、ＲＡＭ（読み出し／書き込みメモリ）
等で構成しても良い。

【００６７】例えば、カウント値ｎ＊（ｆ₀−Δｆ）／
ｔ及びｎ＊（ｆ₀＋Δｆ）／ｔの理論的な値が、各々、
「１０（１０進数）」及び「１１（１０進数）」である
とする。この場合、閾値は「１０．５」である。記憶素
子４４は、そのアドレス「１０」に「０」を格納し、ア
ドレス「１１」に「１」を格納する。これにより、記憶
素子４４は間接的に閾値を格納している。

【００６８】この場合、バイナリカウンタ２１のカウン
ト値が「１０（１０進数）」であると、この値が記憶素
子４４のアドレスとされ、記憶素子４４はディジタル信
号の「０」を出力する。一方、バイナリカウンタ２１の
カウント値が「１１（１０進数）」であると、この値が
記憶素子４４のアドレスとされ、記憶素子４４はディジ
タル信号の「１」を出力する。

【００６９】Ｄフリップフロップ４５は、記憶素子４４
の出力（記憶素子出力）を取り込んで、これに基づいて
ディジタル信号の論理レベル「１」及び「０」のいずれ
か一方を形成して、発振回路３１の発振出力に同期して
そのＱ端子から出力する。記憶素子出力が「１」及び
「０」の場合、各々、Ｄフリップフロップ４５の出力も
「１」及び「０」となる。Ｄフリップフロップ４５の出
力（ＦＦ出力）は、次のクロック入力ＣＫが入力される
まで、そのままの値で維持される。

【００７０】なお、記憶素子４４に閾値を直接格納し、
これとバイナリカウンタ２１の出力するカウント値との
大小を比較して、カウント値が閾値より大きい場合にＤ
フリップフロップ４５からディジタル信号の「１」をデ
ィジタルするようにしてもよい。

【００７１】次に、図３（Ｂ）に示す波形図に従って、
図３（Ａ）に示すＦＳＫ復調回路の動作について具体的
に説明する。図２（Ｂ）に示すと同様にして、図３
（Ｂ）に示すリミッタ出力を得る。バイナリカウンタ２
１はリミッタ出力をカウントして、２進数として出力す
る。

【００７２】バイナリカウンタ２１は、図３（Ｂ）に示
す発振回路３１の発振出力により、図示の周期で定期的
にリセットされる。本実施例でも、発振回路３１の発振
周期がビットレート周期ｔの４倍（ｎ＝４）とされる。
また、説明の便宜上、図２（Ｂ）と同様に、ＦＳＫ信号
の２個の周波数ｆ_H及びｆ_Lは、図３（Ｂ）に示すような
信号であるとする。

【００７３】この場合、ビットレート周期ｔを４分割し
た各周期において、周波数ｆ_Hが入力された場合のバイ
ナリカウンタ２１のカウント値は「２（１０進数）」で
あり、周波数ｆ_Lが入力された場合のカウント値は「１
（１０進数）」である。閾値は「１．５（１０進数）」
である。バイナリカウンタ２１は２個の単位バイナリカ
ウンタを縦列接続した構成とされる。

【００７４】従って、周波数ｆ_Hが入力された場合、バ
イナリカウンタ２１は「２」を出力する。即ち、縦列接
続された１段目及び２段目の単位バイナリカウンタの出
力を、各々、「０」及び「１」とする。これにより、ア
ドレス「（１０）₂」が得られる。また、周波数ｆ_Lが
入力された場合、バイナリカウンタ２１は「１」を出力
する。即ち、縦列接続された１段目及び２段目の単位バ
イナリカウンタの出力を、各々、「１」及び「０」とす
る。これにより、アドレス「（０１）₂」が得られる。

【００７５】アドレス「（１０）₂」が記憶素子４４に
入力されると、記憶素子４４は当該アドレスに格納され
ているディジタル信号の「１」を出力する。一方、アド
レス「（０１）₂」が記憶素子４４に入力されると、記
憶素子４４は当該アドレスに格納されているディジタル
信号の「０」を出力する。この結果、記憶素子４４の出
力（記憶素子出力）は図３（Ｂ）に示すようになる。こ
れと図２（Ｂ）との対比から判るように、周波数の切り
替え時において、記憶素子４４の出力波形が乱れること
はない。

【００７６】Ｄフリップフロップ４５に「１」が入力さ
れると、その後のクロック入力ＣＫによりＤフリップフ
ロップ４５はディジタル信号の「１」を出力し、次のク
ロック入力ＣＫ２までこの出力を保つ。一方、「０」が
入力されると、その後のクロック入力によりＤフリップ
フロップ４５はディジタル信号の「０」を出力し、次の
クロック入力までこの出力を保つ。この結果、Ｄフリッ
プフロップ４５の出力（ＦＦ出力）は図３（Ｂ）に示す
ようになる。即ち、復調出力（ＦＦ出力）を得る。

【００７７】

【発明の効果】以上説明したように、本発明によれば、
ＦＳＫ復調回路において、ＦＳＫ信号の２個の周波数及
びビットレートで定まる所定の周期でカウンタをリセッ
トして、カウント手段の出力するカウント信号の最上位
ビットのみでＦＳＫ信号の２個の周波数を弁別すること
により、ＦＳＫ復調回路の全体をディジタル素子によっ
て構成することができるので、その製造プロセスの複雑
化を避けて製造コストの増加を抑えることによって１個
のＬＳＩチップに集積化することができ、装置の小型化
を図ることができ、また、アナログ回路を省略できるの
でその調整を不要にできる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】第１実施例説明図である。

【図３】第２実施例説明図である。

【図４】従来技術説明図である。

【符号の説明】

１波形整形回路２カウンタ３リセット手段４出力回路１１リミッタ２１バイナリカウンタ３１発振回路４１、４３、４５Ｄフリップフロップ４２ＯＲゲート回路４４記憶素子

Claims

【特許請求の範囲】

【請求項１】入力されたＦＳＫ信号についての波形整
形を行って、これに対応するディジタル信号を形成して
出力する波形整形回路と、前記波形整形回路の出力するディジタル信号をカウント
して複数ビットのカウント信号を出力するカウンタと、ＦＳＫ信号の２個の周波数及びビットレート周期で定ま
る所定の周期であって前記ビットレート周期を複数の期
間に分割しうる周期を有するリセット信号で前記カウン
タをリセットするリセット手段と、前記カウンタの出力するカウント信号の値に基づいてデ
ィジタル信号の論理レベルのいずれかを形成し、これを
前記リセット手段が形成するリセット信号に同期して復
調出力として出力する出力回路とを備えることを特徴と
するＦＳＫ復調回路。
【請求項２】前記カウンタは複数ビットの単位バイナ
リカウンタを縦列接続してなるバイナリカウンタからな
り、前記リセット手段は発振回路からなり、前記出力回路はＤフリップフロップからなり、前記発振回路は、ＦＳＫ信号の２個の周波数及びビット
レート周期と前記バイナリカウンタのビット数とで定ま
る所定の周期で発振し、この発振出力を前記リセット信
号として出力し、前記Ｄフリップフロップは、前記バイナリカウンタの最
上位ビットの出力を取り込み、これに基づいて前記ディ
ジタル信号の論理レベルのいずれかを形成して前記発振
回路の発振出力に同期して出力することを特徴とする請
求項１に記載のＦＳＫ復調回路。
【請求項３】前記出力回路は第１及び第２のＤフリッ
プフロップとＯＲゲート回路とからなり、前記第１のＤフリップフロップが、前記バイナリカウン
タの最上位ビットの出力を取り込み、これに基づいて前
記ディジタル信号の論理レベルのいずれかを形成して前
記発振回路の発振出力に同期して出力し、前記ＯＲゲート回路が、前記第１のＤフリップフロップ
の出力と前記バイナリカウンタの最上位ビットの出力と
を取り込み、その論理和を形成して出力し、前記第２のＤフリップフロップが、前記発振回路の発振
出力に同期して、前記ＯＲゲート回路の出力を取り込ん
で出力することを特徴とする請求項２に記載のＦＳＫ復
調回路。
【請求項４】前記カウンタは複数ビットの単位バイナ
リカウンタを縦列接続してなるバイナリカウンタからな
り、前記リセット手段は発振回路からなり、前記出力手段は、所定のアドレスにディジタル信号の論
理レベルのいずれか一方を予め格納する記憶素子とＤフ
リップフロップとからなり、前記発振回路は、ＦＳＫ信号の２個の周波数及びビット
レート周期で定まる所定の周期で発振し、この発振出力
を前記リセット信号として出力し、前記記憶素子は、前記バイナリカウンタの複数ビットの
出力をアドレス信号として取り込んで、当該アドレスに
格納されたディジタル信号の論理レベルを出力し、前記Ｄフリップフロップが、前記記憶素子の出力を取り
込んで前記発振回路の発振出力に同期して出力すること
を特徴とする請求項１に記載のＦＳＫ復調回路。