JPH04143666A - 信号表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、入力信号を記憶回路に記憶し、この記憶され
た入力信号を読出して表示器に表示する信号表示装置に
関する。

［従来の技術］ トランジェント・デジタイザなどの信号表示装置は、例
えばアナログ信号波形をデジタル化してコンピュータな
どで処理したり、アナログ信号に戻して表示器で観測し
たりするために使われる装置で、高速過渡現象や機械振
動などの観測・解析に欠かせないものである。

かかる従来の装置の動作は、次のようにして行なわれる
。書込みモードにおいて入力信号をアナログ・デジタル
変換して記憶回路（例えばランダム・アクセス・メモリ
ＲＡＭ）に順次記憶し、読出しモードではこのＲＡＭに
記憶されたデジタル信号を順次読出す。この読出された
信号をアナログ信号に戻して、表示器に表示している。

これは、入力信号がロジック信号の場合も、アナログ・
デジタル変換及びデジタル・アナログ変換を除けば同じ
である。

［発明が解決しようとする課題］ 従来の信号表示装置では、複数チャンネルの入力信号を
記憶し、これら記憶された入力信号を表示器に表示する
場合、各チャンネル毎に入力信号の表示位置は、振幅軸
方向（Ｙ方向〕のみに制御できた。しかし、時間軸方向
（Ｘ方向）の表示位置は、全チャンネルが同時でなけれ
ば制御できなかった。よって、異なるチャンネルの時間
的に異なる入力信号の部分同士を比較するのが不便であ
った。

したがって、本発明の目的は、複数チャンネルの入力信
号の時間軸方向の表示位置を各チャンネル毎に独立に制
御できる信号表示装置の提供にあ［課題を解決するため
の手段］ 本発明は、複数チャンネルの入力信号を記憶する記憶回
路と、この記憶回路のアドレス信号を発生するカウンタ
と、記記憶回路に記憶された入力信号を表示する表示器
とを具えた信号表示装置であって、複数チャンネルの各
チャンネル毎に夫々設けられた複数のバイアス・ラッチ
回路と、このバイアス・ラッチ回路の記憶内容を変更す
る変更手段と、カウンタが発生するアドレス信号及びバ
イアス・ラッチ回路の記憶内容を加算する加算回路とを
更に具えている。

［作用］ 本発明の信号表示装置は、加算回路の出力信号により記
憶回路をアドレス指定して、この記憶回路に記憶された
入力信号を読出し、これら読出した入力信号を上記表示
器に表示する。そして、変更手段により複数のバイアス
・ラッチ回路の記憶内容を変更して、表示器に表示され
た入力信号の時間軸方向の表示位置を各チャンネル毎に
制御す［実施例］ 第１図は、本発明の実施例を示すブロック図、第２図は
、第１図の一部を詳細に示すブロック図である。第１図
は、２つのチャンネルの信号波形を観測する場合を示し
、ＣＨＩ、ＣＨ２は、それぞれ第１チヤンネル及び第２
チヤンネルの入力端子である。ｌは、バッファや減衰器
などを有する入力回路、２は、アナログ・デジタル（Ａ
／Ｄ）変換器、３は、セレクタやＲＡＭなどを有する選
択記憶回路、４は、デジタル・アナログ変換器や出力増
幅器などを有する出力回路、５は、出力端子、６は、出
力端子５に接続された表示器（例えばブラウン管）、７
は、入力信号に応じてトリガ信号を発生するトリガ回路
、８は、主として書込み読出しの際に、選択記憶回路３
のＲＡＭのアドレスを指定するアドレス制御回路、９は
、中央処理装置（以下［ＣＰＵ」という）、１０は、Ｃ
ＰＵ９の処理手順を記憶するリード・オンリ・メモリ　
（ＲＯＭ）、　１１は、　ＣＰＵのＲＡＭ、１２は、各
種の命令を発するキーボード（変更手段）、１３は、ク
ロック信号を各回路に供給するクロック発生器である。

１４は、バス（母線）であるが、矢印の付いていない部
分は、双方向性であることを示す。これらのパスを介し
て、ＣＰＵ９によりクロック発生器１３のクロック周波
数が制御され、選択記憶回路３のセレクタのチャンネル
選択が制御され、選択記憶回路３のＲＡＭのデータの処
理（例えば消去）、トリガ回路７に対するトリガ・レベ
ルやスロープの制御などが行なわれる。なお、８１は、
読出し書込み制御線、８２は、アドレス指定線を示す。

第２図は、第１図におけるアドレス制御回路８を詳細に
示すブロック図である。図において、バイアス・ラッチ
回路１５．１６は、書込み停止時に関連した選択記憶回
路３のＲＡＭのアドレスを記憶するもので、１５は第１
チヤンネル用、１６は第２チヤンネル用である。また、
このバイアス・ラッチ回路１５及び１６の記憶内容は、
キーボード１３により任意に変更できる。読出しカウン
タ１７は、読出しモードの際、選択記憶回路３のＲＡＭ
のアドレスの基準となり、書込みカウンタ１８は、書込
みモードの際、選択記憶回路３のＲＡＭのアドレスを決
定するものである。ボート２２は、ＣＰＵ９に対するイ
ンターフェース、遅延カウンタ２５は、必要に応じてト
リガを所定時間遅らせるためのものであり、トリガ発生
後の入力信号もＲＡＭに記憶させたいときに用いる。マ
ルチプレクサ１９は、読出しカウンタ１７の計数の１サ
イクル毎にバイアス・ラッチ回路１５及び１６の出力を
交互に選択する。加算回路２０は、マルチプレクサ１９
で選択されたバイアス・ラッチ回路１５又は１６のアド
レスを読出しカウンタからのアドレスと代数的に加算す
る。マルチプレクサ２１は、遅延カウンタ２５の出力に
応答する制御回路２６の出力に応じて、書込みカウンタ
１８又は加算回路２ｏの出力を選択する。制御回路２３
は、書込みカウンタ１８の後述するキャリー信号及びボ
ート２２の出力に応じて、アンド・ゲート２４をトリガ
・イネーブルとするためのものである。

次に、第１及び第２図に示した実施例の動作を説明する
。今、装置が読出しモードにあるものとすると、読出し
カウンタ１７の動作に応じて、マルチプレクサ１９は、
バイアス・ラッチ回路１５及び１６を交互に選択し、マ
ルチプレクサ２１は、加算回路２０を選択する。このマ
ルチプレクサ２１の出力に応じて、選択記憶回路３のＲ
ＡＭのアドレスを選択し、このＲＡＭの記憶されたデー
タを読出している。この読出しモードの動作は、詳細に
後述する。この間、制御回路２３は、アンド・ゲート２
４を禁止状態としている。

キーボード１２のリセット・スタート・キーを操作する
と、ＣＰＵ９がこれを検知し、ＲＯＭ　１０に記憶され
た処理手順に従い、各回路を以下の如く制御する。まず
、ＣＰＵ９は、バス１４を介して、選択記憶回路３のセ
レクタが接地電位をＲＡＭのデータ入力端子に印加する
ように命令すると共に、バス１４を介して、制御回路２
６が信号線８１に書込みモード信号を発生するように命
令する。この書込みモード信号により、選択記憶回路３
のＲＡＭは読出しモードから書込みモードとなり、マル
チプレクサ２１は、書込みカウンタ１８を選択する。更
に、ＣＰＵ９は、バス１４及びボート２２を介して、書
込みカウンタ１８にスタート信号を供給するので、この
カウンタ１８は、クロック信号の計数を開始し、出力信
号をアドレス信号として、マルチプレクサ２１を介して
選択記憶回路３のＲＡに供給する。よって、このＲＡＭ
は論理「０」　（接地レベル）を書込む。書込みカウン
タ１８の最大計数値とＲＡＭの記憶容量が等しいので、
ＲＡＭの全記憶素子に論理「ｏ」が書込まれると、即ち
ＲＡＭに記憶されていた古い信号（第１データ）の消去
が完了すると、書込みカウンタ１８は１回目のキャリー
信号を発生する。

なお、回路３のＲＡＭの消去の際に、論理「０」の代り
に論理「ｌ」を書込んでもよい。また、ＣＰＵ９から直
接ＲＡＭヘアドレス信号及びデータを送り、ＲＡＭの消
去を行なってもよく、この際は、書込みカウンタ１８は
用いない。

書込みカウンタ１８からの１回目のキャリー信号は、ボ
ート２２及びバス１４を介してＣＰＵ９に送られる。Ｃ
ＰＵ９は、このキャリー信号を検知すると、バス１４を
介して選択記憶回路３のセレクタがアナログ・デジタル
変換ｌ＃２の出力をＲＡＭに供給するように命令すると
共に、バス１４及びボート２２を介して書込みカウンタ
１８に２回目のスタート信号、すなわち第１制御信号を
供給する。よって、回路３のＲＡＭは、マルチプレクサ
２１からの書込みカウンタ１８のアドレス信号に応じて
デジタル化された入力信号、すなわち第２データを書込
む、この間は、読出しモード及び消去モードと同様に、
制御回路２３によりアンド・ゲート２４は禁止状態にあ
る。

第２データを１サイクル間、回路３のＲＡＭに書込むと
、書込みカウンタ１８は２回目のキャリー信号を発生し
、これをボート２２及びバス１４を介してＣＰＵ９に送
る。ＣＰＵ９は、このキャリー信号が２回目であること
を判別し、バス１４及びボート２２を介して制御回路２
３にアンド・ゲート２４をトリガ・イネーブルとするよ
うに命令する。アンド・ゲート２４がトリガ・イネーブ
ルとされると、トリガ回路７が発生するトリガ信号は常
に遅延カウンタ２５に供給される状態になる。また、Ｃ
ＰＵ９は、２回目のキャリー信号に応じて再びスタート
信号をバス１４及びボート２２を介して書込みカウンタ
１８に供給し、選択記憶回路３のＲＡＭは次々に新たな
第２データに書換えられる。この動作は、トリガ回路７
がトリガ信号を発生するまで繰返される。上述の書込み
カウンタ１８及び制御回路２３の＃御をＣＰＵ９で行な
わずに、ハード・ロジックで行なってもよい。

ハード・ロジックの方がＣＰＵより高速で処理できる利
点がある。

トリガ・イネーブル後にトリガ信号が発生すると、この
トリガ信号がアンド・ゲート２４を介して遅延カウンタ
２５に供給される。遅延カウンタ２５は、その計数値が
キーボード１２の設定によりＣＰＵ９及びバス１４を介
して制御され、アンド・ゲート２４の出力発生後、クロ
ック・パルスを設定値まで計数して第２制御信号である
遅延トリガ信号を発生する。トリガ信号発生前の信号を
測定するプリトリガ・モードでは、遅延カウンタ２５の
設定値を零としておき、　トリガ回路７がトリガ信号発
生後、直ちに遅延カウンタ２５がトリガ信号を発生する
ようにする。ブリトリガ・モード以外のモードでは、上
述の如く、遅延カウンタ２５の設定値を零以外に設定値
し、この設定値に応じて、トリガ回路７からのトリガ信
号の前後を任意にＲＡＭに記憶できる。いずれの場合に
も、この実施例では、トリガ回路７からのトリガ信号で
はなく、遅延カウンタ２５の出力信号が第２制御信号に
なることに留意されたい。

遅延カウンタ２５の遅延トリガ信号（第２制御信号）は
、ストップ信号として書き込みカウンタ１８に供給され
、書込みカウンタ１８の計数を停止させる。バイアス・
ラッチ回路１５及び１６には、書込みカウンタ１８のア
ドレス信号及び遅延カウンタ２５の出力が供給されてい
るので、遅延カウンタ２５の出力が発生した時の書込み
カウンタ１８のアドレス信号、すなわち選択記憶回路３
のＲＡＭの書込み最終アドレスを記憶する。また、遅延
カウンタ２５の遅延トリガ信号は、制御回路２６にも供
給され、信号線８１が書込みモードから読出しモードと
なり、回路３のＲＡＭが読出しモードになると共に、マ
ルチプレクサ２１は加算回路２０を選択する。更に、読
出しカウンタ１７がクロック信号の計数を開始し、アド
レス信号を加算回路２０に供給すると共に、キャリー信
号をマルチプレクサ１９に供給して、キャリー信号発生
毎にバイアス・ラッチ回路１５及び１６を交互に選択す
る。これは、回路３のＲＡＭには２チヤンネルの信号が
記憶されているが、出力回路４のデジタル・アナログ変
換器は１個であるため、第１及び第２チヤンネルを交互
に読出さなければならないためである。ゆえに、第１チ
ヤンネルの信号のみを記憶している場合は、マルチプレ
クサ１９は常にバイアス・ラッチ回路１５を選択すれば
よい。

一方、バイアス・ラッチ回路１５及び１６に記憶された
最終アドレスは、バス１４を介してＣＰＵのＲＡＭＩＩ
に記憶されると共に、ＣＰＵ９により１が代数的に加え
られ、再びバス１４を介してバイアス・ラッチ回路１５
及び１６に記憶される。新たに記憶されたアドレスは、
ＲＡＭの書込みの開始アドレスとなる。しかし、書込み
カウンタ１８が、ストップ信号の供給された次のクロッ
グ信号で計数を停止し、バイアス・ラッチ回路１５及び
１６がこの時のアドレスを記憶すれば、ＣＰＵによる＋
１の加算は不要となる。加算回路２０は、この開始アド
レスと読出しカウンタ１７のアドレス信号を代数的に加
算するので、加算回路２０の出力は、読出しカウンタ１
７のアドレス信号が零のときにＲＡＭの書込み開始アド
レスとなる。こうして、加算回路２０の出力に応じて回
路３のＲＡＭのアドレスが選択され読出しモードとなる
。なお、読出しカウンタ１７のアドレス信号が零のとき
、表示器６の水平方向の表示位置が左端となる。

このようにトリガ信号発生前（遅延カウンタ２５の設定
が零の場合）の１サイクルが表示器６に表示されるが、
表示内容は、たとえトリガ・イネーブル後の１サイクル
以内にトリガ信号が発生して書込みを停止したとしても
必ず新しい第２データであり、古い第１データと混在す
ることがない。

場合により、上述の動作における消去モードを省略して
もよい。なお、ＣＰＵ９、ボート２２、制御回路２３及
びアンドゲート２４は禁止回路を構成する。

表示器６に表示される２つのチャンネルの信号波形は、
例えば第３図Ａに示すようになるが、これら２つの波形
は、従来、垂直方向には独立して移動できるものの、２
つのチャンネルに共通の掃引信号を用いているため水平
（時間軸）方向には別々に移動できず常に一緒にしか移
動できなかった。それゆえ、第３図Ａに示す如く時間的
にずれた２つの大きなパルス波形を、時間的に合わせて
見ることができなかった。図中、ＣＨＩ及びＣＨ２は、
それぞれ第１及び第２チヤンネルを示す。

ところが、本発明では、第３図Ｂ及びＣに示すように、
２つのチャンネルの信号波形をどちらでも自由に独立し
て水平方向にずらすことができ、かつ、常に波形全体を
表示することができる。すなわち、バイアス・ラッチ回
路１５．１６が記憶する書込み停止時のアドレスに１を
加えたものを読出し時のスタート・アドレスにしている
ので、バイアス・ラッチ回路１６の記憶内容を変更すれ
ば、第２チヤンネルの読出し時のスタート点が変わり、
第３図Ｂの如く表示される。バイアス・ラッチ回路１５
の記憶内容を変更すれば、第１チャンネル読出し時のス
タート点が変わり、第３図Ｃの如く表示される。こうし
て、両方又は一方の信号波形全体を自由に水平方向に移
動することが可能になる。バイアス・ラッチ回路１５．
１６の記憶内容を変えるには、変更手段であるキーボー
ド１２により設定した値をＣＰＵ９及びバス１４を介し
てバイアス・ラッチ回路に送ってもよいし、キーボード
１２の特定のキーを押続けている間、ＣＰＵ９によりバ
イアス・ラッチ回路１５及び１６の記憶内容に対し１つ
ずつ加算又は減算しても良い。

また、たとえバイアス・ラッチ回路１５又は１６の記憶
内容を変更して表示を水平方向に移動しても、選択記憶
回路３のＲＡＭの全容量が読出されるので、ＲＡＭに記
憶されたすべての、すなわち、ｌサイクル分のデータが
常に表示される。この場合、表示波形の時間関係が一部
逆になることに注意しなければならない。

なお、本発明は、上記の実施例に限らず、特許請求の範
囲に記載した発明の要旨を逸脱しない範囲内において種
々の変形・変更をすることができる。例えば、バイアス
・ラッチ回路の記憶内容に１を加えることは、場合によ
ってはｌを加えることを省略しても良い。この場合、読
み出しカウンタは０００１から計数を開始する。また、
本発明は、トランジェント・デジタイザのほか、ロジッ
ク・アナライザにも適用することができる。更に、アン
ド・ゲート２４を遅延カウンタ２５の後段に設けても良
い。

［発明の効果］ 以上説明したとおり、本発明によれば、記憶回路に記憶
された複数チャンネルの入力信号を表示器に表示する際
、時間軸方向の表示位置を各チャンネル毎に独立に制御
できる。よって、各入力信号の時間的に異なる部分を容
易に比較することができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は本
発明の一部の詳細ブロック図、第３図は本発明による信
号表示例を示す図である。 ３：選択記憶回路 ６：表示器 １２：キーボード（変更手段） １５．１６：バイアス・ラッチ回路 １７：読出しカウンタ ２０：加算回路

Claims (1)

1. 【特許請求の範囲】 　複数チャンネルの入力信号を記憶する記憶回路と、 該記憶回路のアドレス信号を発生するカウンタと、上記
   記憶回路に記憶された上記入力信号を表示する表示器と
   を具えた信号表示装置において、上記複数チャンネルの
   各チャンネル毎に夫々設けられた複数のバイアス・ラッ
   チ回路と、 該バイアス・ラッチ回路の記憶内容を変更する変更手段
   と、 上記カウンタが発生するアドレス信号及び上記バイアス
   ・ラッチ回路の記憶内容を加算する加算回路とを更に具
   え、 該加算回路の出力信号により上記記憶回路をアドレス指
   定して、該記憶回路に記憶された上記入力信号を読出し
   、この読出した上記入力信号を上記表示器に表示し、上
   記変更手段により上記複数のバイアス・ラッチ回路の記
   憶内容を変更して、上記表示器に表示された上記入力信
   号の時間軸方向の表示位置を各チャンネル毎に制御でき
   ることを特徴とする信号表示装置。