JPH0561665B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキヤツシユメモリシステム、特にアド
レス空間の一部を増設メモリが占有することの可
能なキヤツシユメモリシステムの制御方法とその
ためのタイミング制御回路に関する。

CPUまたはCPUとメモリとの間に介在するオ
ペレーテイングシステムにはカバーできるアドレ
ス空間に一定の上限がある。その上限を超えてメ
モリをアクセスしたい場合に、アドレス空間の一
部にバング切換可能な増設メモリを重ねることに
よつて実質的にアドレス空間を拡張することがし
ばしば行なわれる。本発明は、CPUと主記憶と
の間にキヤツシユメモリを有するキヤツシユメモ
リシステムであつて、この様な増設メモリを重ね
ることの可能なキヤツシユメモリシステムについ
て言及する。

〔従来の技術〕

第５図はアドレス空間の一部に増設メモリを重
ねることの可能なキヤツシユメモリシステムの一
例を表わすブロツク図である。このうち、CPU
１、キヤツシユメモリ制御部２、主記憶３、及び
タイミング制御回路６は周知のキヤツシユメモリ
システムを構成している。

メモリリードサイクルにおいては、CPU１か
らアクセスしたいアドレスがCPUアドレスバス
７に送出されCPUサイクル開始信号１１が送出
されると、キヤツシユメモリ制御部２はキヤツシ
ユメモリ内にCPUアドレスバス７で指定される
アドレスの内容が記憶されているか否かを調べ、
記憶されていれば“キヤツシユヒツトサイクル”
としてその内容をCPUデータバス９に送出し、
主記憶３のアクセスは必要ないので主記憶アクセ
ス要求信号１４を無効にする。タイミング制御回
路６はCPU開始信号１１を受けとつてから所定
の時間t₁の経過後に主記憶アクセス要求信号１４
が有効であるか否かを調べ、無効であれば直ちに
キヤツシユサイクル終了信号１３及びCPUサイ
クル終了信号１２を有効にする。CPU１はCPU
サイクル終了信号１２が有効になつたらCPUデ
ータバス９上の情報を取り込む。前述の過程でキ
ヤツシユメモリ制御部２においてCPUアドレス
バス７で指定されたアドレスの内容が記憶されて
いないと判定されたら“キヤツシユリードミスヒ
ツトサイクル”として、キヤツシユメモリ制御部
２は主記憶３をアクセスするために主記憶アクセ
ス要求信号１４を有効にする。このときタイミン
グ制御回路６はt₁後の信号出力は行なわず、主記
憶アクセス信号１７を有効にしてサイクル開始か
らt₂時間後にキヤツシユサイクル終了信号１３及
びCPUサイクル終了信号１２を有効にする。そ
の間において、主記憶３から読み出された情報が
CPUデータバス９上に送出され、キヤツシユメ
モリ制御部２内に記憶されている内容のうちアク
セスの頻度の少なかつたものとの入れ替え（リプ
レース）が行なわれる。キヤツシユメモリ制御部
２はキヤツシユサイクル終了信号１３に応じて一
連の処理を終了し、CPU１はCPUサイクル終了
信号１２に応じてCPUデータバス９上の情報を
とり込む。

メモリライトサイクルにおいては、同様な過程
を経てキヤツシユメモリ制御部２はキヤツシユメ
モリ内に指定のアドレスのデータが存在していれ
ばCPUデータバス９上の情報を書き込み同時に
主記憶アクセス要求信号１４を有効にする。タイ
ミング制御回路６は前述のキヤツシユリードミス
ヒツトサイクルと同様に主記憶アクセス要求信号
１４が有効であればt₁後の信号出力は行なわず、
主記憶アクセス信号１７を有効にしてサイクル開
始からt₂時間後にキヤツシユサイクル終了信号１
３及びCPUサイクル終了信号１２を有効にする。
その間において、CPUデータバス９上の情報は
主記憶３にも書込まれる。CPU１及びキヤツシ
ユメモリ制御部２はそれぞれCPUサイクル終了
信号１２及びキヤツシユサイクル終了信号１３に
応じて一連の処理を終了する。前述の過程でキヤ
ツシユメモリ内に指定のデータが存在してなくて
もタイミング的には同様の過程をたどり、主記憶
３への書込みが行なわれる。

この様な構成において、外部バストランシーバ
５、外部アドレスバス８、及び外部データバス１
０を介して主記憶３のアドレス空間の一部に重ね
て増設メモリ４を接続することが可能な構成とす
る場合を考察する。キヤツシユメモリを設けたシ
ステムでは、一般にキヤツシユヒツトした場合の
CPUサイクルタイムが短かい。一方、CPUから
アドレスが出力され外部バラトランシーバ５を経
て増設メモリ４においてアドレスがデコードさ
れ、主記憶アクセス禁止信号１５として戻つて来
るまでの遅延時間が比較的長いので、この信号で
キヤツシユメモリ制御部２を無効にすることは困
難である。

したがつてそのために、従来ではアドレスデコ
ーダ１９が外部バストランシーバ５よりもCPU
側に設けられ、増設メモリ４がアクセスされる場
合とそれ以外の場合の振り分けが行なわれてい
た。すなわち、増設メモリが実装される可能性の
ある領域をソフトウエアまたはスイツチ等によつ
て非キヤツシユ領域として設定していた。アドレ
スデコーダ１９は、CPUアドレスバス７上のア
ドレスが非キヤツシユ領域であるときはキヤツシ
ユアクセス禁止信号１８を有効にする。これによ
つてキヤツシユメモリ制御部２及びタイミング制
御部６の動作を止めるというものである。またこ
のとき増設メモリ４がアクセスされたときに有効
になる主記憶アクセス禁止信号１５が有効であれ
ば、CPUサイクル開始からt₃時間経過後にCPU
サイクル終了信号１２及びキヤツシユサイクル終
了信号１３が有効になる。

第６図はこの様な制御の可能なタイミング制御
回路６の詳細な回路図である。信号生成回路６
０，６１、及び６２は、入力TGより入力される
CPUサイクル開始信号１１により動作を開始し
て入力CLKより入力されるクロツク信号をカウ
ントし、それぞれに設定されている値に達した
ら、すなわち前述のt₁，t₂，t₃に相当する時間が
経過したら、そのときの入力ENの状態をサンプ
リングして出力するものである。

信号生成回路６０のEN入力にはキヤツシユア
クセス禁止信号１８をインバータ６３で論理を反
転したものと主記憶アクセス要求信号１４をイン
バータ６４で論理を反転したものとをANDゲー
ト６５でANDをとつた信号が入力されている。
したがつてキヤツシユアクセス禁止信号１８及び
主記憶アクセス信号１４の双方が無効であるとき
のみサイクル開始からt₁時間経過後に信号生成回
路６０の出力は有効になり、これは前述のキヤツ
シユリードヒツトサイクルの動作に相当する。

信号生成回路６１のEN入力にはキヤツシユア
クセス禁止信号１８と主記憶アクセス信号１４と
をORゲート６６に入力した出力と主記憶アクセ
ス信号１５をインバータ６８で論理反転したもの
とをANDゲート６７に入力した出力が供給され
ている。したがつてキヤツシユアクセス禁止信号
１８と主記憶アクセス信号１４のいずれかが有効
でかつ主記憶アクセス禁止信号１５が無効である
とき、サイクル開始からt₂時間経過後に信号生成
回路６１の出力は有効になり、これは前述のキヤ
ツシユリードミスヒツトサイクル及びライトサイ
クルの動作に相当する。また、EN入力が有効に
なつたときクロツクに同期して主記憶アクセス信
号１７が有効になる。

信号生成回路６２のEN入力には主記憶アクセ
ス禁止信号１５が入力されているので、主記憶ア
クセス禁止信号１５が有効であればサイクル開始
後t₃時間の経過後に出力が有効になる。

信号生成回路６０，６１，及び６２の出力は
ORゲート６９でORがとられCPUサイクル終了
信号１２及びキヤツシユサイクル終了信号１３と
して出力される。

〔発明が解決しようとする課題〕

前述の様な構成では、増設メモリの実装される
可能性のある領域をアドレスデコーダ１９に設定
する必要があるのでシステム利用者がそれを認識
する必要があつて煩雑であるばかりか、一旦設定
するとその領域に増設メモリが実装されない場合
でもその領域は非キヤツシユ領域となりシステム
の性能が低下するという問題を生じる。

したがつて本発明の目的はCPUの側にアドレ
スデコーダ１９に相当する機能が不要であつて、
しかもアドレス空間の一部に増設メモリが実装さ
れればその領域は非キヤツシユ領域となつて増設
メモリのアクセスが可能となり、増設メモリが実
装されなければキヤツシユ領域となるキヤツシユ
メモリシステムを提案することにある。

〔課題を解決するための手段〕

本発明は前述の目的に鑑みてなされたもので、
キヤツシユメモリ制御部の動作完了時において、
増設メモリからの主記憶アクセス禁止信号が無効
であれば、直ちにCPU及びキヤツシユメモリ制
御部に対してそれぞれの動作の完了を指令する
CPUサイクル終了信号及びキヤツシユサイクル
終了信号を有効にし、キヤツシユメモリ制御部の
動作完了時において、増設メモリからの主記憶ア
クセス禁止信号が有効であれば、直ちにキヤツシ
ユサイクル終了信号のみを有効にし、所定時間経
過後にCPUサイクル終了信号を有効にすること
を特徴とするものである。

また、そのためのタイミング制御回路はCPU
から出力されるCPUサイクル開始信号とキヤツ
シユメモリ制御部から出力される主記憶アクセス
要求信号に応じてキヤツシユサイクル終了信号を
出力するキヤツシユサイクル終了信号発生手段
と、主記憶アクセス禁止信号が無効であればキヤ
ツシユサイクル終了信号と実質的に同一のタイミ
ングで出力を有効にする第１のCPUサイクル終
了信号発生手段と、主記憶アクセス禁止信号が有
効であればキヤツシユサイクル終了信号から前記
所定時間遅れたタイミングで出力を有効にする第
２のCPUサイクル終了発生手段と、第１のCPU
サイクル終了信号発生手段の出力及び第２の
CPUサイクル終了信号発生手段の出力のいずれ
かをCPUサイクル終了信号として出力するORゲ
ートとを具備することを特徴としている。

〔作用〕

キヤツシユヒツト及びキヤツシユミスヒツトの
いずれの場合でも、キヤツシユメモリ制御部の動
作が完了した時点では増設メモリからの主記憶ア
クセス禁止信号は充分確定している。したがつて
増設メモリが実装されアクセスされた場合でもそ
うでない場合でも一旦はキヤツシユサイクルを実
行させ、その後において主記憶アクセス禁止信号
の状態を判断して直ちにCPUサイクル終了信号
を有効にするか、増設メモリからのデータが確定
してから有効にするかの制御を行なえば、増設メ
モリが実装されかつそれがアクセスされたときの
み実効的に非キヤツシユ領域としての制御を行な
うことが可能となる。

〔実施例〕

第１図は本発明の１実施例を表わすブロツク図
である。第５図と同一の要素には同一の参照番号
を付し、説明を省略する。第５図と異なる点はア
ドレスデコーダ１９が省かれている点と、タイミ
ング制御回路６の詳細が異なるので６′となつて
いる点である。

タイミング制御回路６′の詳細を第２図に示す。
同様に第６図と同一の構成要素には同一の参照番
号が付してある。第６図と異なる点は第１にキヤ
ツシユアクセス禁止信号１８が入力されず、その
ための回路が除かれている点である。したがつて
信号生成回路６０及び６１の出力をORゲート６
９′に入力した出力には増設メモリの有無にかか
わらず主記憶アクセス要求信号１４の状態に応じ
て前述のt₁またはt₂のタイミングで有効になる信
号が出力され、キヤツシユサイクル終了信号１３
となる。

CPUサイクル終了信号１２はキヤツシユサイ
クル終了信号とは別にORゲート５１の出力から
供給される。ORゲート５１の入力の一端には信
号生成回路６２の出力が接続され、増設メモリ４
がアクセスされたときのCPUサイクル終了信号
１２となる。ORゲート５１の入力の他端には
ANDゲート５０の出力が接続され、その入力の
一端には主記憶アクセス禁止信号１５をインバー
タ６８で反転したものが接続され、他端にはOR
ゲート６９′の出力が接続されている。ANDゲー
ト５０の出力はしたがつて増設メモリ４がアクセ
スされた時以外の場合におけるCPUサイクル終
了信号となり、これは実質的にキヤツシユサイク
ル終了信号と同一のタイミングとなる。

第２図の回路において信号発生回路６１に設定
される時間t₂と信号発生回路６２に設定される時
間t₃とはそれぞれ主記憶３及び増設メモリ４のア
クセス時間に基いて定められるが、両者に差がな
い場合あるいはt₂＞t₃となる様な場合にはCPUデ
ータバス９上に増設メモリ４からの情報が確定す
る時間がとれなくなる。

この点を改良した回路を第３図に示す。この回
路では信号発生回路６２のTG入力にはCPUサイ
クル開始信号１１ではなくキヤツシユサイクル終
了信号１３が接続されている。したがつて信号発
生回路６２の出力は主記憶アクセス禁止信号１５
が有効である場合にキヤツシユサイクル終了信号
１３が有効になつてt₃′時間経過後に有効となり、
この期間中に増設メモリ４からの情報がCPUデ
ータバス９上に確定する。

本発明に係る制御方法及びタイミング制御回路
の動作を第３図に示す回路について第４Ａ〜４Ｃ
図のタイミングチヤートを参照して説明する。第
２図の回路もこれとほぼ同様に考えることが容易
である。左側の括弧付数字は各信号に付された参
照番号を表わし、それぞれの右側にその波形を表
わす。各波形はCPUデータバス９を除いて負論
理で表わされており、したがつてＨレベル(1)は無
効、Ｌレベル（０）は有効を表わす。

第４Ａ図中、Ａで表わす区間は増設メモリ以外
の領域を読み出そうとしてキヤツシユがヒツトし
たときのサイクルを表わし、Ｂで表わす区間は増
設メモリの領域を読み出そうとしてキヤツシユが
ヒツトしたときのサイクルを表わし、その中のＣ
で表わす区間はキヤツシユヒツトサイクルを、Ｄ
で表わす区間は増設メモリリードサイクルを表わ
す。Ａで表わす区間においてはCPUサイクル開
始信号１１が有効になつて所定の時間経過しても
主記憶アクセス禁止信号１５は有効とならないの
でキヤツシユサイクル終了信号１３とほぼ同時に
CPUサイクル終了信号１２が有効になる。その
間のＥで表わす期間にCPUデータバス９にはキ
ヤツシユメモリからのデータが出力されている。
Ｂで表わす区間においては主記憶アクセス禁止信
号１５が有効となるのでCPUサイクル終了信号
１２は図の点線で示す様に出力されず、そのため
Ｆで表わす期間にCPUデータバス９上にキヤツ
シユメモリのデータが出力されていてもそれが
CPUにとり込まれることはなく、その後の増設
メモリアクセスサイクルにおいて増設メモリデー
タＧが出力されている期間に有効となり、増設メ
モリからのデータがCPUへとり込まれる。

第４Ｂ図は増設メモリの領域をアクセスしてキ
ヤツシユがミスヒツトしたときのサイクルを表わ
しており、Ｈはキヤツシユミスヒツトサイクル
（リプレースサイクル）であり、Ｄは第４Ａ図と
同様、増設メモリリードサイクルである。キヤツ
シユがミスヒツトした場合にはCPUデータバス
９上にはリプレースデータＩが現われ、キヤツシ
ユサイクル終了信号１３は第４Ａ図よりも遅れて
有効となる。このとき主記憶アクセス禁止信号１
５が有効であればCPUサイクル終了信号１２の
出力は禁止され、増設メモリアクセスサイクルＤ
において有効となる。したがつてリプレースデー
タＩはCPUに取り込まれず、増設メモリデータ
Ｇが取り込まれる。

第４Ｃ図は増設メモリ領域へ書込むときのサイ
クルを表わしており、Ｊはキヤツシユライトサイ
クル、Ｋは増設メモリライトサイクルである。第
３Ｂ図と同様なタイミングでキヤツシユサイクル
終了信号１３が有効となりそのとき主記憶アクセ
ス禁止信号１５が有効であるのでCPUサイクル
終了信号１２は有効とならず、その後の増設メモ
リライトサイクルＫにおいて有効となりCPUデ
ータバス９上の情報Ｌが増設メモリへ書込まれ
る。

〔発明の効果〕

以上述べてきたように本発明によれば、システ
ム利用者が増設メモリの割り当てられる領域に応
じた設定等が不要となつて利便性が向上すると共
に、増設メモリを実装すればその領域以外の領域
がキヤツシユ領域となり、実装しなければ全領域
がキヤツシユ領域となる割り付けが自動的に行な
われ、システム全体の性能が向上する。

【図面の簡単な説明】

第１図は本発明の１実施例を表わすブロツク
図、第２図は第１図のタイミング制御回路６′の
詳細回路図、第３図は第２図の回路の変形を表わ
す回路図、第４Ａ〜４Ｃ図は本発明の制御方法及
びタイミング制御回路の動作を説明するためのタ
イミングチヤート、第５図は従来のキヤツシユメ
モリシステムの一例を表わす図、第６図は第５図
のタイミング制御回路６の詳細回路図。 １１…CPUサイクル開始信号、１２…CPU終
了信号、１３…キヤツシユサイクル終了信号、１
４…主記憶アクセス要求信号、１５…主記憶アク
セス禁止信号、１６…外部バス制御信号、１７…
主記憶アクセス信号、１８…キヤツシユアクセス
禁止信号。

Claims (1)

1. 【特許請求の範囲】 １ CPU１、該CPU１よりアクセス可能な主記
   憶３、及び該主記憶３の記憶内容の一部を記憶す
   るキヤツシユメモリ制御部２から構成されるキヤ
   ツシユメモリシステムの制御方法であつて、 該キヤツシユメモリ制御部２の動作完了時にお
   いて、増設メモリ４からの主記憶アクセス禁止信
   号１５が無効であれば、直ちに該CPU１及び該
   キヤツシユメモリ制御部２に対してそれぞれの動
   作の完了を指令するCPUサイクル終了信号１２
   及びキヤツシユサイクル終了信号１３を有効に
   し、 該キヤツシユメモリ制御部２の動作完了時にお
   いて、該増設メモリ４からの該主記憶アクセス禁
   止信号１５が有効であれば、直ちに該キヤツシユ
   サイクル終了信号１３のみを有効にし、所定時間
   経過後に該CPUサイクル終了信号１２を有効に
   することを特徴とするキヤツシユメモリシステム
   の制御方法。 ２ 前記CPU１から出力されるCPUサイクル開
   始信号１１と前記キヤツシユメモリ制御部２から
   出力される主記憶アクセス要求信号１４に応じて
   前記キヤツシユサイクル終了信号１３を出力する
   キヤツシユサイクル終了信号発生手段６０，６
   １，６４，６９′と、 前記主記憶アクセス禁止信号１５が無効であれ
   ば該キヤツシユサイクル終了信号１３と実質的に
   同一のタイミングで出力を有効にする第１の
   CPUサイクル終了信号発生手段５０，６８と、 該主記憶アクセス禁止信号１５が有効であれば
   該キヤツシユサイクル終了信号１３から前記所定
   時間遅れたタイミングで出力を有効にする第２の
   CPUサイクル終了信号発生手段６２と、 該第１のCPUサイクル終了信号発生手段５０，
   ６８の出力及び該第２のCPUサイクル終了信号
   発生手段６２の出力のいずれかをCPUサイクル
   終了信号１２として出力するORゲート５１とを
   具備する請求項１記載の方法を実現するためのタ
   イミング制御回路。