JPH0816472A - データ処理装置 - Google Patents

データ処理装置

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JPH0816472A
JPH0816472A JP6152446A JP15244694A JPH0816472A JP H0816472 A JPH0816472 A JP H0816472A JP 6152446 A JP6152446 A JP 6152446A JP 15244694 A JP15244694 A JP 15244694A JP H0816472 A JPH0816472 A JP H0816472A
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    • G—PHYSICS
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Abstract

(57)【要約】 【目的】 キャッシュメモリへのストアデータを一時的
に保持するキャッシュライトバッファ（ＣＬＢ）を有す
るデータ処理装置に関し、キャッシュメモリへのデータ
ストア命令とロード命令とが衝突した場合にも、ＣＬＢ
からのデータ格納を優先可能とさせる。 【構成】 キャッシュメモリ１０への書込みデータを保
持する手段１１と、手段１１からキャッシュメモリ１０
へのデータの書込み要求とキャッシュメモリ１０に格納
されているデータの読出し要求とが競合したとき、デー
タ書込み要求を優先させる制御とデータ読出し要求とを
優先させる制御とのいずれかを実行できる手段１２とを
備える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はキャッシュメモリを有す
るデータ処理装置に係り、更に詳しくはキャッシュライ
トバッファからキャッシュメモリへのデータ書込み要求
と、キャッシュメモリからのデータ読出し要求とのどち
らを優先させるかを、各種の条件に応じて変更できるキ
ャッシュ制御装置を有するデータ処理装置に関する。
【０００２】
【従来の技術】図９は従来のキャッシュブロックとＣＰ
Ｕブロックとの概略構成図である。同図において、キャ
ッシュブロックはデータキャッシュ記憶装置１、データ
キャッシュ記憶装置１に対するデータ入出力を制御する
データキャッシュ制御装置２、およびデータキャッシュ
記憶装置１に書き込むべきデータを一時的に保持するキ
ャッシュライトバッファ３から構成され、またＣＰＵブ
ロックはデータキャッシュ制御装置２に対して、例えば
ロード／ストア命令を出力する命令制御装置４、各種演
算を行う演算処理装置５、および演算データなどを保持
するためのレジスタファイル６によって構成されてい
る。
【０００３】図９において、ＣＰＵブロック側で命令制
御装置４がロード／ストア命令を検出すると、その命令
の実行がデータキャッシュ制御装置２に要求され、演算
処理装置５で計算されたキャッシュアクセスアドレス
（データアドレス）が、データキャッシュ制御装置２、
およびデータキャッシュ記憶装置１に送られる。ロード
命令の場合には、ヒット判定の後にロードデータはデー
タキャッシュ記憶装置１からレジスタファイル６に出力
される。ストア命令の場合には、レジスタファイル６か
らストアデータが一旦キャッシュライトバッファ３に格
納され、キャッシュライトバッファ３からデータキャッ
シュ制御装置２に対して書込み要求が出力され、この書
込み要求に応じて、データキャッシュ制御装置２によっ
て、キャッシュライトバッファ３からデータキャッシュ
記憶装置１へのストアデータの書き込みが制御される。
【０００４】図１０は図９におけるロード命令実行時の
動作タイムチャートである。同図において、サイクルＴ
１でデータキャッシュ制御装置２がロード命令をデータ
アドレスと共に受理すると、次のサイクルＴ２でキャッ
シュアクセスが行われる。データキャッシュ記憶装置１
は、例えばキャッシュ内のラインのラインアドレスなど
を保持するキャッシュタグと、ランダムアクセスメモリ
（ＲＡＭ）部とから構成され、サイクルＴ２においては
キャッシュタグとＲＡＭの両方にアクセスが行われる。
読出し要求データがキャッシュに存在するか否か、すな
わちキャッシュヒットの判定は次のサイクルＴ３で行わ
れ、キャッシュヒットと判定されるとキャッシュから読
み出されたロードデータはレジスタファイル６に転送さ
れる。
【０００５】図１１は図９におけるストア命令に対する
動作のタイムチャートである。同図において、サイクル
Ｔ１でストア命令がデータアドレスと共にデータキャッ
シュ制御装置２において受理されると、図１０のロード
命令の場合と同様に、次のサイクルＴ２でキャッシュア
クセスが行われ、更にサイクルＴ３でヒット判定が行わ
れる。例えばこのストア命令がデータキャッシュ記憶装
置１に格納されているデータの書き替えを行う命令の場
合には、キャッシュヒットと判定され、ストアデータは
図９においてキャッシュライトバッファ３にサイクルＴ
４で格納される。
【０００６】キャッシュライトバッファ３に格納された
ストアデータは、他の命令、例えばロード命令に優先し
てデータキャッシュ記憶装置１に書き込まれるか、また
はロード命令などの他の命令が実行されないサイクルに
おいて格納される。この場合、キャッシュライトバッフ
ァ３からストアデータの書込み要求がデータキャッシュ
制御装置２に出力され、この書込み要求に応じて、スト
アデータのデータキャッシュ記憶装置１への書込みが、
データキャッシュ制御装置２によって制御される。すな
わちサイクルＴ４において、キャッシュライトバッファ
３にキャッシュに格納すべきデータが存在することか
ら、書込み要求（キャッシュ格納要求）がデータキャッ
シュ制御装置２に送られ、例えば実行すべき他の命令が
ない時には、サイクルＴ５においてストアデータのデー
タキャッシュ記憶装置１への書き込みが行われる。
【０００７】図１２は、図１１におけるストア命令に対
応したキャッシュライトバッファ３からデータキャッシ
ュ記憶装置１へのデータ書込み要求と、データキャッシ
ュ記憶装置１からのデータ読出しを実行すべきロード命
令がデータキャッシュ制御装置２において衝突した場合
の動作タイムチャートである。図１２においては、この
ような場合、ストア命令が優先されるものとして動作を
説明する。同図において、サイクルＴ３までは図１１に
おけると同様であるが、サイクルＴ４においてロード命
令がデータキャッシュ制御装置２に対してデータアドレ
スと共に与えられる。
【０００８】すなわち、サイクルＴ４で、キャッシュラ
イトバッファ３からのデータ書込み要求としてのキャッ
シュ格納要求とロード命令とが衝突することになるが、
この場合はストア命令優先であるので、ロード命令はこ
のサイクルでは受理されず、キャッシュライトバッファ
３からデータキャッシュ記憶装置１へのデータ格納が行
われ、ロード命令の受理が次のサイクルＴ５まで待たさ
れ、サイクルＴ５でロード命令を受理することができる
ようになったことを示す命令応答が命令制御装置４に返
され、サイクルＴ６でキャッシュアクセスが行われ、Ｔ
７でキャッシュヒットと判定された時点でロードデータ
がレジスタファイル６に出力される。
【０００９】図１３はストア命令とロード命令が衝突し
た場合の動作タイムチャートの例であり、ここではロー
ド命令が優先されるものとして動作を説明する。図１２
と同様に、サイクルＴ３までは図１１におけると同じ動
作が行われる。サイクルＴ４においてロード命令とデー
タアドレスがデータキャッシュ制御装置２に与えられ、
キャッシュ格納要求と衝突することになる。この場合は
ロード命令優先であるので、サイクルＴ４において命令
応答が命令制御装置４に返され、サイクルＴ５でキャッ
シュアクセスが行われ、Ｔ６でキャッシュヒットと判定
され、ロードデータがレジスタファイル６に出力され
る。一方サイクルＴ４におけるキャッシュライトバッフ
ァ３からのキャッシュ格納要求は、次のサイクルＴ５に
おいてデータキャッシュ制御装置２に受理され、キャッ
シュ格納応答が出力され、サイクルＴ６でストアデータ
がデータキャッシュ記憶装置１のＲＡＭに反映される。
【００１０】
【発明が解決しようとする課題】図１３で説明したよう
に、例えばロード命令が優先される場合には、キャッシ
ュライトバッファからデータキャッシュ記憶装置へのス
トアデータの格納は、ロード命令が受理され、ロード命
令に対する命令応答が‘Ｌ’となった時点で実行される
が、例えばロード命令のキャンセルが行われた場合に
は、その命令キャンセルが行われている限りは、キャッ
シュライトバッファからデータキャッシュ記憶装置への
ストアデータの書き込みを実行することができないと言
う問題点があった。
【００１１】図１４はそのような問題点の説明図であ
る。同図においては、図１３におけると同様に、サイク
ルＴ４においてロード命令とキャッシュ格納要求とが衝
突しており、ロード命令優先の場合には、サイクルＴ４
でのストアデータのキャッシュへの格納が行われない。
そして、サイクルＴ５において、図９の命令制御装置４
からデータキャッシュ制御装置２に対して、ロード命令
キャンセルが伝えられる。この命令のキャンセルとは、
何らかの原因でＣＰＵ側で命令の実行を中止するような
場合に、命令制御装置４からデータキャッシュ制御装置
２に対して伝えられるものである。この命令キャンセル
について、図１５を用いて説明する。
【００１２】図１５において、命令制御装置側でのパイ
プラインは命令の解読すなわちデコード、命令の実行す
なわちエグゼキュート、および実行結果の書込みすなわ
ちライトの３つのステージ（Ｄ，Ｅ，Ｗ）から成るもの
とし、１つのパイプのデコードのステージの後に、何ら
かの原因で実行のステージがインタロック、すなわち次
のステージであるライトに進まない状態になったものと
する。この場合、キャッシュ制御装置側では、命令のＥ
ステージに対応するプライオリティチェックすなわちＰ
に続いて、タグ判定のＴ、ヒット判定のＣの３つのステ
ージからなるパイプは、一旦命令制御装置側から命令が
与えられると次々と動くことになり、命令制御装置側で
Ｅのステージが３つ分インタロックすると、キャッシュ
制御装置側ではパイプにおけるプライオリティチェッ
クのステージと、パイプにおけるタグ判定とヒット判
定のステージのみが有効となり、その間のパイプにお
けるタグ判定からパイプにおけるプライオリティチェ
ックのステージまでの動作はキャンセルが行われるべき
ものとなる。
【００１３】図１４において、サイクルＴ５でロード命
令キャンセルがデータキャッシュ制御装置２に伝えら
れ、そのロード命令キャンセルが継続されている間は、
キャッシュライトバッファ３に格納されたストアデータ
のデータキャッシュ記憶装置１へのストアデータの格納
がいつまでたっても実行されない。すなわちサイクルＴ
４において命令制御装置４から与えられるロード命令は
サイクルＴ５においてキャンセルされるが、データキャ
ッシュ記憶装置１に対するアクセス権はロード命令側に
保持されているために、本来無効なロード命令のために
キャッシュライトバッファ３に格納されたストアデータ
のキャッシュメモリへの反映が行われないと言うことに
なる。
【００１４】このようにキャンセルされるロード命令と
ストア命令とが衝突するような場合には、ストア命令と
ロード命令とが干渉する期間を長くさせるだけでなく、
キャンセル方法によってはシステムが正常に動作しない
と言う重大な問題点を生ずる可能性がある。
【００１５】本発明はキャッシュライトバッファからキ
ャッシュメモリへのストアデータ格納を含むストア命令
と、例えばロード命令のような他の命令とが衝突した場
合にも、キャッシュライトバッファからキャッシュメモ
リへのデータ格納を優先させて実行させることが可能な
データ処理装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。同図はキャッシュ記憶装置１０を有する
データ処理装置における本発明の原理構成ブロック図で
ある。
【００１７】図１においてキャッシュ書込みデータ保持
手段１１は、例えばキャッシュライトバッファであり、
キャッシュ記憶装置１０に書き込むための書込みデータ
を一旦保持するものである。データのストア要求に対応
して、例えばデータ処理装置の中央処理装置（ＣＰＵ）
内のレジスタファイルからストアデータが供給され、キ
ャッシュ書込みデータ保持手段１１に保持される。スト
アデータが保持されると、キャッシュ書込みデータ保持
手段１１からキャッシュ制御手段１２に対してデータ書
込み要求が出力される。
【００１８】キャッシュ制御手段１２は例えばデータキ
ャッシュ制御装置であり、例えばＣＰＵの命令制御装置
からのロード命令に対応するキャッシュ記憶装置１から
のデータ読出し要求と、キャッシュ書込みデータ保持手
段１１から与えられるデータ書込み要求とが競合した時
に、例えばロード命令に対応するデータ読出し要求を優
先させる制御と、キャッシュ書込みデータ保持手段１１
からのデータ書込み要求を優先させる制御とのいずれを
も実行することのできるものである。
【００１９】
【作用】本発明においては、キャッシュ書込みデータ保
持手段１１は、キャッシュ記憶装置１０への書込みデー
タを保持する１つ以上のキャッシュライトバッファと、
これらのキャッシュライトバッファを制御するキャッシ
ュライトバッファ制御装置とによって構成される。
【００２０】このキャッシュライトバッファ制御装置
は、１つ以上のキャッシュライトバッファのいずれかに
書込みデータが保持されている時に、その書込みデータ
のキャッシュ記憶装置１０への書き込みを、前述の例え
ばロード命令に対応するデータ読出し要求よりも優先さ
せることを要求する書込み要求ハイ信号、または書込み
データの書き込みよりもデータ読出し要求の優先を認め
る書込み要求ロー信号のいずれかをキャッシュ制御手段
１２に出力し、キャッシュ制御手段１２は書込み要求ハ
イ信号、または書込み要求ロー信号のいずれが入力され
ているかに応じて、キャッシュライトバッファからキャ
ッシュ記憶装置１０へのデータ書込みを制御する。
【００２１】本発明においては、前述のようにストア命
令とロード命令が衝突した時、ロード命令を優先させる
制御が行われている場合にも、例えばＣＰＵの命令制御
装置からそのロード命令に対する命令キャンセル信号が
キャッシュライトバッファ制御装置に入力された時点
で、キャッシュライトバッファ制御装置から書込み要求
ハイ信号がキャッシュ制御手段１２に出力され、これに
応じてキャッシュ制御手段１２によって、ロード命令に
伴うデータ読出し要求よりもキャッシュライトバッファ
からキャッシュ記憶装置１０へのデータ書込みを優先さ
せる制御が行われ、キャッシュライトバッファに保持さ
れたデータのキャッシュ記憶装置１０への格納が行われ
る。
【００２２】以上のように、本発明によれば、例えばス
トア命令とロード命令とが衝突し、かつロード命令のキ
ャンセルが行われた場合にも、キャッシュライトバッフ
ァに保持されているストアデータのキャッシュ記憶装置
への格納が効率的に実行される。
【００２３】
【実施例】図２は本発明におけるキャッシュブロックと
ＣＰＵブロックの構成図である。同図において、図９の
従来例と同じ部分には同じ符号を付してある。図９と異
なる部分を中心に説明すると、命令制御装置４からデー
タキャッシュ制御装置２１に出力される命令キャンセル
信号がキャッシュライトバッファ２０に対しても与えら
れる。またキャッシュライトバッファ２０にデータが保
持されている時には、データキャッシュ制御装置２１に
対して書込み要求ロー、または書込み要求ハイのいずれ
かの信号が、キャッシュライトバッファ２０からデータ
キャッシュ記憶装置１へのストアデータ書込み要求とし
て出力される。ここで書込み要求ロー信号は、データキ
ャッシュ制御装置２１に与えられるロード命令に対応す
るデータ読出し要求をキャッシュライトバッファ２０に
格納されているストアデータの書き込みよりも優先させ
ることを認める信号であり、また書込み要求ハイ信号は
キャッシュライトバッファ２０に保持されているストア
データの書き込みを、ロード命令に対応するデータ読出
し要求よりも優先させることを、データキャッシュ制御
装置２１に対して要求する信号である。
【００２４】更に図２においては、キャッシュライトバ
ッファ２０に対してアドレス変換有効信号を出力するア
ドレス変換制御装置２２と、キャッシュライトバッファ
２０に対して書込み要求ロー信号のデータキャッシュ制
御装置２１への出力を禁止する、例えばロー要求禁止フ
ラグが設定されるレジスタ２３が備えられている。
【００２５】このうちアドレス変換制御装置２２はメモ
リマネージメントユニット（ＭＭＵ）の一部であり、物
理アドレスでキャッシュを引く場合にはこのＭＭＵはＣ
ＰＵ側にある。ＣＰＵが論理アドレスだけを出す時に
は、物理アドレスには外部で変換されることになる。
【００２６】このアドレス変換自体は本発明の内容と本
質的には関係のないものであり、トランスレーションル
ックアサイドバッファ（ＴＬＢ）による動的アドレス変
換におけるミス発生時に行われるが、このアドレス変換
の最後にページテーブルのエントリのストアが行われ、
キャッシュにそのページテーブルが入っている場合には
キャッシュヒットするために、キャッシュライトバッフ
ァ２０に保持されているデータ全てのデータキャッシュ
記憶装置１への格納を済ませてしまう必要がでてくる。
【００２７】このためにアドレス変換有効信号がアサー
トされた時点で、キャッシュライトバッファ２０から書
込み要求ハイ信号をデータキャッシュ制御装置２１に出
力させ、キャッシュライトバッファ２０が保持している
データを直ちにデータキャッシュ記憶装置１に書き込ま
せる制御が行われる。
【００２８】またレジスタ２３は、例えばインプリメン
ト依存の制御レジスタであり、このレジスタにロー要求
禁止フラグが設定されると、キャッシュライトバッファ
２０からデータキャッシュ制御装置２１への書込み要求
ロー信号の出力が禁止される。このロー要求禁止フラグ
の設定はレジスタ２３に入力されるロー要求禁止信号の
アサートによって成されるが、この信号は例えば図１２
で説明したようなストア命令優先の場合にアサートされ
る。
【００２９】図３は、図２におけるキャッシュライトバ
ッファ２０からの書込み要求ロー信号出力状態と、書込
み要求ハイ信号出力状態との間の状態遷移の説明図であ
る。同図において、キャッシュ格納要求がハイの状態
は、キャッシュライトバッファ２０からのストアデータ
格納要求がロード命令に伴うデータ読出し要求よりも優
先される状態を、また状態ローはデータ読出し要求の方
が優先される状態を示す。なおシステムスタート時、す
なわち初期状態では、キャッシュライトバッファ２０か
らは例えば書込み要求ロー信号が出力される状態にシス
テム設定が行われているものとする。
【００３０】図３において、ロー要求禁止信号がアサー
トされている場合には、状態ローへの遷移は禁止され
る。ロー状態からハイ状態へのローハイ遷移要求は、キ
ャッシュライトバッファ２０に対する命令制御装置４か
らの命令キャンセル信号の入力、またはアドレス変換制
御装置２２からのアドレス変換有効信号のアサートに対
応して行われると共に、キャッシュライトバッファ２０
にストアデータが格納されてからある一定時間が経過し
た時点で行われる。またハイロー遷移は、ロー要求禁止
信号がアサートされていないと言う条件の下で、キャッ
シュライトバッファ２０の内部に有効なデータが存在し
なくなった時点で行われる。キャッシュライトバッファ
が有効なデータを保持しているか否かは、例えば図示し
ない有効性信号がネゲートされていることを確認するこ
とによって判定される。有効性信号は、キャッシュライ
トバッファ２０に有効なデータが格納された時アクティ
ブとなり、キャッシュ記憶装置にそのストアデータが書
き込まれた時点でネゲートされる。
【００３１】図４は本発明におけるストア命令とロード
命令の衝突時の動作フローチャートである。同図におい
て、図１４と同様にロード命令が優先されるものとし、
またこのロード命令に対するロード命令キャンセル信号
が図２のデータキャッシュ制御装置２１、およびキャッ
シュライトバッファ２０に入力されるものとして、動作
タイムチャートを説明する。
【００３２】図４において、サイクルＴ３までの動作は
図１４と同じである。サイクルＴ４においてロード命令
がデータキャッシュ制御装置２１に与えられ、また同時
にキャッシュライトバッファ２０に格納されたストアデ
ータのデータキャッシュ記憶装置１への書き込みが、書
込み要求ロー信号を用いて要求されている。この時点で
はロード命令が優先されるために、ロード命令に対する
命令応答が命令制御装置４に返されるが、次のサイクル
Ｔ５においてロード命令キャンセル信号がデータキャッ
シュ制御装置２１に入力され、命令応答は‘Ｈ’のまま
となる。
【００３３】しかしながら、ロード命令キャンセル信号
のキャッシュライトバッファ２０への入力によって、キ
ャッシュライトバッファ２０からデータキャッシュ制御
装置２１への書込み要求はハイにサイクルＴ６で変わ
り、このサイクルではキャッシュライトバッファ２０か
らのストアデータのデータキャッシュ記憶装置１への書
き込みが優先され、ロード命令に対する命令応答は
‘Ｌ’になると同時にキャッシュ格納応答が出力され、
キャッシュライトバッファ２０に保持されているデータ
は次のサイクルＴ７でＲＡＭに反映される。図４ではサ
イクルＴ７においてロード命令キャンセル信号は‘Ｌ’
となり、キャンセルとなっていたロード命令の実行が可
能となり、データキャッシュ制御装置２１がこの命令を
受理したことを命令応答として命令制御装置４に返す。
【００３４】図５はキャッシュブロックとＣＰＵブロッ
クの詳細構成図である。同図を図２の概略構成図と比較
すると、図２におけるキャッシュライトバッファ２０が
キャッシュライトバッファ制御装置２５と、３本のキャ
ッシュライトバッファ２６〜２８によって構成されてい
る点が異なっている。
【００３５】各キャッシュライトバッファ２６〜２８
は、それぞれストアデータ幅として、例えば８バイトの
バッファであり、８バイトのデータを格納すると共にそ
のデータの格納場所を示すアドレス、およびデータ有効
性フラグを格納する。データ有効性フラグ（Ｖ）は、キ
ャッシュライトバッファに有効なデータが保持されてい
ることを示す。３本のキャッシュライトバッファ２６〜
２８は、例えばＦＩＦＯの形式で制御される。
【００３６】キャッシュライトバッファ制御装置２５
は、キャッシュライトバッファ２６〜２８に対するデー
タ入出力を制御するものである。またアドレス変換制御
装置２２は、前述のように演算処理装置５から転送され
てきた仮想アドレスがトランスレーションルックアサイ
ドバッファに存在せず、動的アドレス変換が必要となっ
た場合の操作を行うものであり、アドレス変換有効信号
はアドレス変換制御装置２２においてアドレス変換が実
行中であることを示す信号である。
【００３７】図５の構成に対応して、本発明における動
作タイムチャートを更に詳細に説明する。図６は、図５
のアドレス変換制御装置２２においてアドレス変換が実
行される場合の、ストア命令とロード命令衝突時の動作
タイムチャートである。同図において、３本のキャッシ
ュライトバッファ２６〜２８のそれぞれにすでにデータ
が保持されているものとして、動作を説明する。
【００３８】図６においては、最初のサイクルＴ１から
最後のサイクルＴ７まで、ロード命令がデータキャッシ
ュ制御装置２１に対して常に与えられているものとす
る。そこでサイクルＴ１〜Ｔ３においてロード命令に対
する命令応答が‘Ｈ’となっており、これらのサイクル
における命令応答に対応してサイクルＴ３〜Ｔ５におい
てそれぞれキャッシュヒットと判定され、ロードデータ
がデータキャッシュ記憶装置１からレジスタファイル６
に出力される。
【００３９】一方サイクルＴ３においてアドレス変換有
効信号が‘Ｈ’となり、このサイクルまでローであった
キャッシュ格納要求はサイクルＴ４からハイに変化し、
ロード命令に対する命令応答は‘Ｌ’となり、キャッシ
ュライトバッファに格納されていたデータのキャッシュ
記憶装置への格納が開始される。すなわちサイクルＴ４
においてライトバッファ０に保持されていたデータ、サ
イクルＴ５においてライトバッファ１に保持されていた
データ、サイクルＴ６においてライトバッファ２に保持
されていたデータに対するキャッシュ格納応答が出力さ
れ、これらのデータはそれぞれ次のサイクルでＲＡＭに
反映される。そしてサイクルＴ７でキャッシュライトバ
ッファ２に有効なデータが存在しなくなるために、格納
要求ハイ信号は‘Ｌ’となり、ロード命令を受理可能な
状態となり、命令応答が返される。
【００４０】図７、および図８は、キャッシュライトバ
ッファにデータが保持されてからある一定時間が経過し
た時点で、キャッシュ格納要求がローからハイに遷移す
る場合の動作タイムチャートである。図７において、ま
ずサイクルＴ１でストア命令が命令制御装置４からデー
タキャッシュ制御装置２１にデータアドレスと共に与え
られ、サイクルＴ３でキャッシュヒットと判定され、ス
トアデータがキャッシュライトバッファ２６〜２８のい
ずれかに対するものとして、レジスタファイル６から出
力される。このデータは例えばサイクルＴ４においてラ
イトバッファ０に格納され、このサイクルからキャッシ
ュ格納要求ロー信号がデータキャッシュ制御装置２１に
対して出力される。
【００４１】一方ロード命令がサイクルＴ２以降におい
てデータキャッシュ制御装置２１に与えられ、これに対
する命令応答がサイクルＴ２〜Ｔ７まで返され、これに
対応してサイクルＴ４以降においてロードデータのレジ
スタファイル６への出力が順次行われる。この間、キャ
ッシュライトバッファにデータが格納されてからカウン
トが開始される有効サイクルカウント数がサイクルＴ７
において‘４’となる。
【００４２】図８は図７の動作タイムチャートの続きで
ある。同図において、サイクルＴ８において前述の有効
サイクルカウント数が‘５’となる。本実施例ではこの
有効サイクルカウント数が‘５’に達した時点で、キャ
ッシュライトバッファ制御装置２５から出力される書込
み要求がローからハイに遷移するものとすると、次のサ
イクルＴ９においてキャッシュ格納要求はハイとなり、
これに対応してロード命令に対する命令応答は‘Ｌ’、
キャッシュ格納応答は‘Ｈ’となり、ライトバッファ０
に保持されていたデータのデータキャッシュ記憶装置１
への書き込みが行われ、保持されていたデータはサイク
ルＴ１０においてＲＡＭに反映される。
【００４３】その後の動作は本発明に直接の関係はない
が、ロード命令のデータキャッシュ制御装置２１への出
力はサイクルＴ１０で終了し、サイクルＴ１１では新た
なストア命令がデータキャッシュ制御装置２１に与えら
れ、これに対応するキャッシュヒットがサイクルＴ１３
で判定され、Ｔ１４でライトバッファ０にストアデータ
が格納され、キャッシュライトバッファ制御装置２５か
ら書込み要求ロー信号が出力され、直ちにキャッシュ格
納応答が返される。
【００４４】
【発明の効果】以上詳細に説明したように、本発明によ
ればキャッシュへのデータ格納に際してそのデータを一
旦キャッシュライトバッファに保持させる形式のデータ
処理装置において、キャッシュライトバッファからキャ
ッシュメモリへのデータ書込み要求とキャッシュメモリ
からのデータ読出し要求とが衝突した場合に、キャッシ
ュライトバッファに保持されているデータのキャッシュ
メモリへの書込みを必要以上に遅らせることなく実行す
ることが可能となり、データ処理の効率を向上させるこ
とができる。
【図面の簡単な説明】
【図１】本発明の原理構成ブロック図である。
【図２】本発明におけるキャッシュブロックとＣＰＵブ
ロックとの構成を示す図である。
【図３】本発明におけるキャッシュ格納要求の状態遷移
を説明する図である。
【図４】本発明におけるストア命令とロード命令の衝突
時の動作タイムチャートである。
【図５】キャッシュブロックとＣＰＵブロックの実施例
の詳細構成を示す図である。
【図６】アドレス変換有効信号が入力されている時のス
トア命令とロード命令が衝突した場合の動作タイムチャ
ートである。
【図７】有効サイクルカウント数が一定値を越えた時に
書込み要求信号がハイとなる場合の動作タイムチャート
（その１）である。
【図８】有効サイクルカウント数が一定値を越えた時に
書込み要求信号がハイとなる場合の動作タイムチャート
（その２）である。
【図９】キャッシュブロックとＣＰＵブロックの従来例
の構成を示す図である。
【図１０】図９の従来例におけるロード命令に対する動
作タイムチャートである。
【図１１】図９の従来例におけるストア命令に対する動
作タイムチャートである。
【図１２】図９の従来例におけるストア命令とロード命
令が衝突した場合（ストア命令優先）の動作タイムチャ
ートである。
【図１３】図９の従来例におけるストア命令とロード命
令が衝突した場合（ロード命令優先）の動作タイムチャ
ートである。
【図１４】図９の従来例におけるキャンセルされるロー
ド命令とストア命令が衝突した場合の動作タイムチャー
トである。
【図１５】命令キャンセルを説明する図である。
【符号の説明】
１ データキャッシュ記憶装置 ２，２１ データキャッシュ制御装置 ３，２０ キャッシュライトバッファ ４ 命令制御装置 ５ 演算処理装置 ６ レジスタファイル １０ キャッシュ記憶装置 １１ キャッシュ書込みデータ保持手段 １２ キャッシュ制御手段 ２２ アドレス変換制御装置 ２３ レジスタ ２５ キャッシュライトバッファ制御装置 ２６〜２８ キャッシュライトバッファ０〜２
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂田 英樹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 キャッシュ記憶装置を有するデータ処理
    装置において、 該キャッシュ記憶装置（１０）に書き込むための書込み
    データを保持するキャッシュ書込みデータ保持手段（１
    １）と、 該キャッシュ記憶装置（１０）に格納されているデータ
    の読出し要求と、該キャッシュ書込みデータ保持手段
    （１１）からキャッシュ記憶装置（１０）へのデータの
    書込み要求とが競合した時、該データ読出し要求を優先
    させる制御と、該データ書込み要求を優先させる制御と
    のいずれかを実行することのできるキャッシュ制御手段
    （１２）とを備えたことを特徴とするデータ処理装置。
  2. 【請求項２】 前記キャッシュ書込みデータ保持手段
    （１１）が、１つ以上のキャッシュライトバッファ手段
    （２６〜２８）と、該１つ以上のキャッシュライトバッ
    ファ手段（２６〜２８）に対するデータ入出力を制御す
    るキャッシュライトバッファ制御手段（２５）とを備え
    たことを特徴とする請求項１記載のデータ処理装置。
  3. 【請求項３】 前記キャッシュライトバッファ制御手段
    （２５）が、前記１つ以上のキャッシュライトバッファ
    手段（２６〜２８）のいずれかに書込みデータが保持さ
    れている時、該書込みデータの前記キャッシュ記憶装置
    （１０）への書き込みを前記データ読出し要求よりも優
    先させることを要求する書込み要求ハイ信号、または該
    書込みデータの書き込みよりも前記データ読出し要求の
    優先を認める書込み要求ロー信号のいずれかを前記キャ
    ッシュ制御手段（１２）に出力することを特徴とする請
    求項２記載のデータ処理装置。
  4. 【請求項４】 前記キャッシュ制御手段（１２）が、前
    記キャッシュライトバッファ制御手段（２５）からの書
    込み要求ロー信号の入力に応じて前記データ読出し要求
    を優先させる制御を行い、書込み要求ハイ信号の入力に
    応じて前記データ書込み要求を優先させる制御を行うこ
    とを特徴とする請求項３記載のデータ処理装置。
  5. 【請求項５】 前記キャッシュライトバッファ制御手段
    （２５）が、前記書込み要求ロー信号を出力している状
    態において、データ読出しを要求する命令のキャンセル
    を契機として前記書込み要求ハイ信号を出力する状態に
    遷移することを特徴とする請求項３記載のデータ処理装
    置。
  6. 【請求項６】 前記キャッシュライトバッファ制御手段
    （２５）が、前記書込み要求ロー信号を出力している状
    態において、仮想アドレスから物理アドレスへの変換を
    行うアドレス変換装置によるアドレス変換実行を契機と
    して前記書込み要求ハイ信号を出力する状態に遷移する
    ことを特徴とする請求項３記載のデータ処理装置。
  7. 【請求項７】 前記キャッシュライトバッファ制御手段
    （２５）が、前記書込み要求ロー信号を出力している状
    態において、前記キャッシュライトバッファ手段（２６
    〜２８）の１つ以上に保持されているデータの保持期間
    がある一定値を越えたことを契機として、前記書込み要
    求ハイ信号を出力する状態に遷移することを特徴とする
    請求項３記載のデータ処理装置。
  8. 【請求項８】 前記キャッシュライトバッファ制御手段
    （２５）が、前記書込み要求ロー信号を出力している状
    態において、データ読出しを要求する命令のキャンセ
    ル、仮想アドレスから物理アドレスへの変換を行うアド
    レス変換装置によるアドレス変換実行、および前記キャ
    ッシュライトバッファ手段（２６〜２８）の１つ以上に
    保持されているデータの保持期間がある一定値を越えた
    ことの３つの条件のうちでいずれかの条件の成立を契機
    として前記書込み要求ハイ信号を出力する状態に遷移す
    ることを特徴とする請求項３記載のデータ処理装置。
  9. 【請求項９】 前記キャッシュライトバッファ制御手段
    （２５）が、前記書込み要求ハイ信号を出力している状
    態において、前記キャッシュライトバッファ手段（２６
    〜２８）に保持されている全ての有効データが前記キャ
    ッシュ記憶装置（１０）に格納されたことを契機として
    該書込み要求ハイ信号の出力を停止し、該キャッシュラ
    イトバッファ手段（２６〜２８）に新たな有効データが
    格納された時に前記書込み要求ロー信号を出力する状態
    に遷移することを特徴とする請求項３記載のデータ処理
    装置。
  10. 【請求項１０】 前記キャッシュライトバッファ制御手
    段（２５）が、前記書込み要求ロー信号を出力している
    状態において、データ読出しを要求する命令のキャンセ
    ル、仮想アドレスから物理アドレスへの変換を行うアド
    レス変換装置によるアドレス変換実行、および前記キャ
    ッシュライトバッファ手段（２６〜２８）の１つ以上に
    保持されているデータの保持期間がある一定値を越えた
    ことの３つの条件のうちでいずれかの条件の成立を契機
    として前記書込み要求ハイ信号を出力する状態に遷移す
    ることと、 該キャッシュライトバッファ制御手段（２５）が、前記
    書込み要求ハイ信号を出力している状態において、前記
    キャッシュライトバッファ手段（２６〜２８）に保持さ
    れている全ての有効データが前記キャッシュ記憶装置
    （１０）に格納されたことを契機として該書込み要求ハ
    イ信号の出力を停止し、該キャッシュライトバッファ手
    段（２６〜２８）に新たな有効データが格納された時に
    前記書込み要求ロー信号を出力する状態に遷移すること
    を特徴とする請求項３記載のデータ処理装置。
  11. 【請求項１１】 キャッシュライトバッファ制御手段
    （２５）が、初期状態において、前記キャッシュライト
    バッファ手段（２６〜２８）に有効データが格納された
    時、前記書込み要求ロー信号を出力する状態にあること
    を特徴とする請求項３記載のデータ処理装置。
  12. 【請求項１２】 前記キャッシュライトバッファ制御手
    段（２５）に対して、前記書込み要求ロー信号の前記キ
    ャッシュ制御手段（１２）への出力を禁止するロー要求
    禁止信号を出力するレジスタ手段（２３）を更に備えた
    ことを特徴とする請求項３記載のデータ処理装置。
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