JPH02250135A - キヤッシュメモリシステムの制御方法およびそのためのタイミング制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャッシュメモリシステム、特にアドレス空間
の一部を増設メモリが占有することの可能ナキャッシュ
メモリシステムの制御方法とそのためのタイミング制御
回路に関する。

ＣＰＵまたはＣＰＵとメモリとの間に介在するオペレー
ティングシステムにはカバーできるアドレス空間に一定
の上限がある。その上限を超えてメモリをアクセスした
い場合に、アドレス空間の一部にバンク切換可能な増設
メモリを重ねることによって実質的にアドレス空間を拡
張することがしばしば行なわれる。本発明は、ＣＰＵと
主記憶との間にキャッシュメモリを有するキャッシュメ
モリシステムであって、この様な増設メモリを重ねるこ
との可能なキャッシュメモリシステムについて言及する
。

〔従来の技術〕

第５図はアドレス空間の一部に増設メモリを重ねること
の可能なキャッシュメモリシステムの一例を表わすブロ
ック図である。このうち、ＣＰ旧、キャッシュメモリ制
御部２、主記憶３、及びタイミング制御回路６は周知の
キャッシュメモリシステムを構成している。

メモリリードサイクルにおいては、ＣＰ旧からアクセス
したいアドレスがＣＰＵアドレスバス７に送出されＣＰ
Ｕサイクル開始信号１１が送出されると、キャッシュメ
モリ制御部２はキヤ・ソシュメモリ内にＣＰＵアドレス
バス７て指定されるアドレスの内容が記憶されているか
否かを調べ、記憶されていれば″キャツシュヒツトサイ
クル″としてその内容をＣＰＵデークハス９に送出し、
主記憶３のアクセスは必要ないので主記憶アクセス要求
信号１４を無効にする。タイミング制御回路６はＣＰＵ
開始信号１１を受けとってから所定の時間ｔ１　の経過
後に主記憶アクセス要求信号１４が有効であるか否かを
調べ、無効であれば直ちにキャッシュサイクル終了信号
１３及びＣＰＵサイクル終了信号１２を有効にする。Ｃ
ＰＵＩはＣＰＵサイクル終了信号１２が有効になったら
ＣＰＵデータバス９上の情報を取り込む。前述の過程で
キャッシュメモリ制御部２においてＣＰＵアドレスバス
７で指定されたアドレスの内容が記憶されていないと判
定されたら゛キャッシュリードミスヒツトサイクル″と
して、キャッシュメモリ制御部２は主記憶３をアクセス
するために主記憶アクセス要求信号１４を有効にする。

このときタイミング制御回路６はｔ１後の信号出力は行
なわず、主記憶アクセス信号１７を有効にしてサイクル
開始から１２時間後にキャッシュサイクル終了信号１３
及びＣＰＵサイクル終了信号１２を有効にする。その間
において、主記憶３から読み出された情報がＣＰＵデー
タバス９上に送出され、キャッシュメモリ制御部２内に
記憶されている内容のうちアクセスの頻度の少なかった
ものとの入れ替え（リプレース）が行なわれる。キャッ
シュメモリ制御部２はキャッシュサイクル終了信号１３
に応じて一連の処理を終了し、ＣＰＵＩはＣＰＵサイク
ル終了信号１２に応じてＣ’ＰＵデークバス９上の情報
をとり込む。

メモリライトサイクルにおいては、同様な過程を経てキ
ャッシュメモリ制御部２はキャッシュメモリ内に指定の
アドレスのデータが存在していればＣＰＵデータバス９
上の情報を書き込み同時に主記憶アクセス要求信号１４
を有効にする。タイミング制御回路６は前述のキャッシ
ュリードミスヒツトサイクルと同様に主記憶アクセス要
求信号１４が有効であればｔ１後の信号出力は行なわず
、主記憶アクセス信号１７を有効にしてサイクル開始か
ら１２時間後にキャッシュサイクル終了信号１３及びＣ
ＰＵサイクル終了信号１２を有効にする。その間におい
て、ＣＰＵデータバス９上の情報は主記憶３にも書込ま
れる。ＣＰＵＩ及びキャッシュメモリ制御部２はそれぞ
れＣＰＵサイク）Ｊｋ了倍信号１２びキャッシュサイク
ル終了信号１３に応じて一連の処理を終了する。前述の
過程でキャッシュメモリ内に指定のデータが存在してな
くてもタイミング的には同様の過程をたどり、主記憶３
への書込みが行なわれる。

この様な構成において、外部パストランシーバ５、外部
アドレスバス８、及び外部データバス１０を介して主記
憶３のアドレス空間の一部に重ねて増設メモリ４を接続
することが可能な構成とする場合を考察する。キャッシ
ュメモリを設けたシステムでは、一般にキャツシュヒツ
トした場合のＣＰＵサイクルタイムが短かい。一方、Ｃ
ＰＵからアドレスが出力され外部バストランンーバ５を
経て増設メモリ４においてアドレスがデコードされ、主
記憶アクセス禁止信号１５として戻って来るまでの遅延
時間が比較的長いので、この信号でキャッシュメモリ制
御部２を無効にすることは困難である。

したがってそのために、従来ではアドレスデコーダ１９
が外部パストランシーバ５よりもＣＰＵ側に設けられ、
増設メモリ４がアクセスされる場合とそれ以外の場合の
振り分けが行なわれていた。

すなわち、増設メモリが実装される可能性のある領域を
ソフトウェアまたはスイッチ等によって非キャッシュ領
域として設定していた。アドレスデコーダ１９は、ＣＰ
Ｕアドレスバス７上のアドレスが非キャッシュ領域であ
るときはキャッシュアクセス禁止信号１８を有効にする
。これによってキャッシュメモリ制御部２及びタイミン
グ制御部６の動作を止めるというものである。またこの
とき増設メモリ４がアクセスされたときに有効になる主
記憶アクセス禁止信号１５が有効であれば、ＣＰＵサイ
クル開始からｔ３時間経過後にＣＰＵサイクル終了信号
１２及びキャッシュザイクル終了信号１３が有効になる
。

第６図はこの様な制御の可能なタイミング制御回路６の
詳細な回路図である。信号生成回路６０６１、及び６２
は、人力ＴＧより人力されるＣＰＵサイクル開始信号１
１により動作を開始して入力ＣＬＫより入力されるクロ
ック信号をカウントし、それぞれに設定されている値に
達したら、すなわち前述のｔ、、　　ｔ２＋　　ｔ３に
相当する時間が経過したら、そのときの人力ＥＮの状態
をサンプリングして出力するものである。

信号生成回路６０のＥＮ人力にはキャッシュアクセス禁
止信号１８をインバータ６３で論理を反転したものと主
記憶アクセス要求信号１４をインバークロ４で論理を反
転したものとをＡＮＤゲート６５でＡＮＤをとった信号
が人力されている。

したがってキャンシアクセス禁止信号１８及び主記憶ア
クセス信号１４の双方が無効であるときのみサイクル開
始からｔｌ　時間経過後に信号生成回路６０の出力は有
効になり、これは前述のキャッンニリードヒットザイク
ルの動作に相当する。

信号生成回路６１のＥＮ入力にはキャッシュアクセス禁
止信号１８と主記憶アクセス信号１４とをＯＲゲート６
６に入力した出力と主記憶アクセス信号１５をインバー
クロ８で論理反転したものとをＡＮＤゲート６７に人力
した出力が供給されている。したがってキャンシュアク
セス禁止信号１８と主記憶アクセス信号１４のいずれか
が有効でかつ主記憶アクセス禁止信号１５が無効である
とき、サイクル開始からｔ２時間経過後に信号生成回路
６１の出力は有効になり、これは前述のキャッシュリー
ドミスヒツトサイクル及びライトサイクルの動作に相当
する。また、ＥＮ入力が有効になったときクロックに同
期して主記憶アクセス信号１７が有効になる。

信号生成回路６２のＥＮ入力には主記憶アクセス禁止信
号１５が人力されているので、主記憶アクセス禁止信号
１５が有効であればサイクル開始後ｔ３時間の経過後に
出力が有効になる。

信号生成回路６０　、６１　、及び６２の出力はＯＲゲ
ート６９でＯＲがとられＣＰＵサイクル終了信号１２及
びキャッシュザイクル終了信号１３として出力される。

〔発明が解決しようとする課題〕

前述の様な構成では、増設メモリの実装される可能性の
ある領域をアドレスデコーダ１９に設定する必要がある
のでシステム利用者がそれをδ忍識する必要があって煩
雑であるばかりか、−旦設定するとその領域に増設メモ
リが実装されない場合でもその領域は非キャッシュ領域
となりシステムの性能が低下するという問題を生じる。

したがって本発明の目的はＣＰＵの側にアドレスデコー
ダ１９に相当する機能が不要であって、しかもアドレス
空間の一部に増設メモリが実装されればその領域は非キ
ャッシュ領域となって増設メモリのアクセスが可能とな
り、増設メモリが実装されなければキャッシュ領域とな
るキャッシュメモリシステムを提案することにある。

〔課題を解決するための手段〕

本発明は前述の目的に鑑みてなされたもので、キャッシ
ュメモリ制御部の動作完了時において、増設メモリから
の主記憶アクセス禁止信号が無効であれば、直ちにＣＰ
Ｕ及びキャッシュメモリ制御部に対してそれぞれの動作
の完了を指令するＣＰＵサイクル終了信号及びキャッシ
ュサイクル終了信号を有効にし、キャッシュメモリ制御
部の動作完了時において、増設メモリからの主記憶アク
セス禁止信号が有効であれば、直ちにキャッシュサイク
ル終了信号のみを有効にし、所定時間経過後にＣＰＵサ
イクル終了信号を有効にすることを特徴とするものであ
る。

また、そのためのタイミング制御回路はＣＰＵから出力
されるＣＰＵサイクル開始信号とキャッシュメモリ制御
部から出力される主記憶アクセス要求信号に応じてキャ
ッシュサイクル終了信号を出力するキャッンユサイクル
終了信号発生手段と、主記憶アクセス禁止信号が無効で
あればキャッンユサイクル終了信号と実質的に同一のタ
イミングで出力を有効にする第１のＣＰＵサイクル終了
信号発生手段と、主記憶アクセス禁止信号が有効であれ
ばキャッシュサイクル終了信号から前記所定時間遅れた
タイミングで出力を有効にする第２のＣＰＵサイクル終
了信号発生手段と、第１のＣＰＵサイクル終了信号発生
手段の出力及び第２のＣＰＵサイクル終了信号発生手段
の出力のいずれかをＣＰＵサイクル終了信号として出力
するＯ　Ｒゲートとを具備することを特徴としている。

〔作　用〕

キャツシュヒツト及びキャッシュミスヒツトのいずれの
場合でも、キャッシュメモリ制御部の動作が完了した時
点では増設メモリからの主記憶アクセス禁止信号は充分
確定している。したがって増設メモリが実装されアクセ
スされた場合でもそうでない場合でも一旦はキャッシュ
サイクルを実行させ、その後において主記憶アクセス禁
止信号の状態を判断して直ちにＣＰＵサイクル終了信号
を有効にするか、増設メモリからのデータが確定してか
ら有効にするかの制御を行なえば、増設メモリが実装さ
れかつそれがアクセスされたときのみ実効的に非キャッ
シュ領域としての制御を行なうことが可能となる。

〔実施例〕

第１図は本発明の一実施例を表わすブロック図である。

第５図と同一の要素には同一の参照番号を付し、説明を
省略する。第５図と異なる点はアドレスデコーダ１９が
省かれている点と、タイミング制御回路６の詳細が異な
るので６′となっている点である。

タイミング制御回路６′の詳細を第２図に示す。

同様に第６図と同一の構成要素には同一の参照番号が付
しである。第６図と異なる点は第１にキャッシュアクセ
ス禁止信号１８が人力されず、そのための回路が除かれ
ている点である。したがって信号生成回路６０及び６１
の出力をＯＲゲート６９′に人力した出力には増設メモ
リの有無にかかわらず主記憶アクセス要求信号１４の状
態に応じて前述のｔｌまたはｔ２のタイミングで有効に
なる信号が出力され、キャッンユサイクル終了信号１３
となる。

ＣＰＵサイクル終了信号１２はキャッシュサイクル終了
信号とは別にＯＲゲート５１の出力から供給される。Ｏ
Ｒゲート５１の人力の一端には信号生成回路６２の出力
が接続され、増設メモリ４がアクセスされたときのＣＰ
Ｕサイクル終了信号１２（！：なる。ＯＲゲート５１０
入力の他端にはＡＮＤゲー）５０の出力が接続され、そ
の人力の一端には主記憶アクセス禁止信号１５をインバ
ークロ８で反転したものが接続され、他端には○Ｒアゲ
ート９′の出力が接続されている。ＡＮＤゲート５０の
出力はしたがって増設メモリ４がアクセスされた時以外
の場合におけるＣＰＵサイクル終了信号となり、これは
実質的にキャッシュサイクル終了信号き同一のタイミン
グとなる。

第２図の回路において信号発生回路６１に設定される時
間ｔ２と信号発生回路６２に設定される時間ｔ３　とは
それぞれ主記憶３及び増設メモリ４のアクセス時間に基
いて定められるが、両者に差がない場合あるいは１２＞
１３となる様な場合にはＣＰＵデータバス９上に増設メ
モリ４からの情報が確定する時間がとれなくなる。

この点を改良した回路を第３図に示す。この回路では信
号発生回路６２のＴＧ人力にはＣＰＵサイクル開始信号
１１ではなくキャッシュサイクル終了信号１３が接続さ
れている。したがって信号発生回路６２の出力は主記憶
アクセス禁止信号１５が有効である場合にキャッシュサ
イクル終了信号１３が有効になってｔ３′時間経過後に
有効となり、この期間中に増設メモリ４からの情報がＣ
ＰＵデータバス９上に確定する。

本発明に係る制御方法及びタイミング制御回路の動作を
第３図に示す回路について第４Ａ〜４０図のタイミング
チャートを参照して説明する。第２図の回路もこれとほ
ぼ同様に考えることが容易である。左側の括弧付数字は
各信号に付された参照番号を表わし、それぞれの右側に
その波形を表わす。各波形はＣＰＵデータバス９を除い
て負論理で表わされており、したがってＨレベル（１）
は無効、Ｌレベル（０）は有効を表わす。

第４八図中、Ａで表わす区間は増設メモリ以外の領域を
読み出そうとしてキャッシュがヒツトしたときのサイク
ルを表わし、Ｂで表わす区間は増設メモリの領域を読み
出そうとしてキャッシュがヒツトしたときのサイクルを
表わし、その中のＣで表わす区間はキャツシュヒツトサ
イクルを、Ｄで表わす区間は増設メモリリードサイクル
を表わす。八で表わす区間においてはＣＰＵサイクル開
始信号１１が有効になって所定の時間経過しても主記憶
アクセス禁止信号１５は有効とならないのでキャッシュ
サイクル終了信号１３とほぼ同時にＣＰＵサイクル終了
信号１２が有効になる。その間のＥで表わす期間にＣＰ
Ｕデータバス９にはキャッシュメモリからのデータが出
力されている。

Ｂで表わす区間においては主記憶アクセス禁止信号１５
が有効となるのでＣＰＵサイクル終了信号１２は図の点
線で示す様に出力されず、そのためＦで表わす期間にＣ
ＰＵデータバス９上にキャッシュメモリのテ°−夕が出
力されていてもそれがＣＰＵにとり込まれることはなく
、その後の増設メモリアクセスサイクルにふいて増設メ
モリデータＧが出力されている期間に有効となり、増設
メモリからのデータがＣＰＵへとり込まれる。

第４Ｂ図は増設メモリの領域をアクセスしてキャッシュ
がミスヒツトしたときのサイクルを表わしており、Ｈは
キャッシュミスヒツトサイクル（リプレースサイクル）
であり、Ｄは第４Ａ図と同様、増設メモＩＪ　ＩＪ−ド
サイクルである。キャッシュがミスヒツトした場合には
ＣＰＵデータバス９上にはリプレースデータＩが現われ
、キャッシュサイクル終了信号１３は第４Ａ図よりも遅
れて有効となる。このとき主記憶アクセス禁止信号１５
が有効であればＣＰＵサイクル終了信号１２の出力は禁
止され、増設メモリアクセスサイクルＤにおいて有効と
なる。したがってリプレースデータ■はＣＰＵに取り込
まれず、増設メモリデータＧが取り込まれる。

第４Ｃ図は増設メモリ領域へ書込むときのサイクルを表
わしており、Ｊはキャッシュライトサイクル、Ｋは増設
メモリライトサイクルである。第３Ｂ図と同様なタイミ
ングでキャッシュサイクル終了信号１３が有効となりそ
のとき主記憶アクセス禁止信号１５が有効であるのでＣ
ＰＵサイクル終了信号１２は有効とならず、その後の増
設メモリライトサイクルＫにおいて有効となりＣＰＵデ
ータバス９上の情報りが増設メモリへ書込まれる。

〔発明の効果〕

以上述べてきたように本発明によれば、システム利用者
が増設メモリの割り当てられる領域に応じた設定等が不
要となって利便性が向上すると共に、増設メモリを実装
すればその領域以外の領域がキャッシュ領域となり、実
装しなければ全領域がキャッシュ領域となる割り付けが
自動的に行なわれ、システム全体の性能が向上する。

【図面の簡単な説明】

第１図は本発明の一実施例を表わすブロック図、第２図
は第１図のタイミング制御回路６′の詳細回路図、 第３図は第２図の回路の変形を表わす回路図、第４Ａ〜
４０図は本発明の制御方法及びタイミング制御回路の動
作を説明するためのタイミングチャート、 第５図は従来のキャッシュメモリシステムの一例を表わ
す図、 第６図は第５図のタイミング制御回路６の詳細回路図。 ■・・・ＣＰＵサイクル開始信号、 ２・・・ＣＰＵ＃了信号、 ３・・・キャッシュサイクル終了信号、４・・・主記憶
アクセス要求信号、 ５・・・主記憶アクセス禁止信号、 ６・・・外部バス制御信号、 ７・・・主記憶アクセス信号、 訃・・キャッシュアクセス禁止信号。

Claims (1)

1. 【特許請求の範囲】 １、ＣＰＵ（１）、該ＣＰＵ（１）よりアクセス可能な
   主記憶（３）、及び該主記憶（３）の記憶内容の一部を
   記憶するキャッシュメモリ制御部（２）から構成される
   キャッシュメモリシステムの制御方法であって、 該キャッシュメモリ制御部（２）の動作完了時において
   、増設メモリ（４）からの主記憶アクセス禁止信号（１
   ５）が無効であれば、直ちに該ＣＰＵ（１）及び該キャ
   ッシュメモリ制御部（２）に対してそれぞれの動作の完
   了を指令するＣＰＵサイクル終了信号（１２）及びキャ
   ッシュサイクル終了信号（１３）を有効にし、 該キャッシュメモリ制御部（２）の動作完了時において
   、該増設メモリ（４）からの該主記憶アクセス禁止信号
   （１５）が有効であれば、直ちに該キャッシュサイクル
   終了信号（１３）のみを有効にし、所定時間経過後に該
   ＣＰＵサイクル終了信号（１２）を有効にすることを特
   徴とするキャッシュメモリシステムの制御方法。 ２、前記ＣＰＵ（１）から出力されるＣＰＵサイクル開
   始信号（１１）と前記キャッシュメモリ制御部（２）か
   ら出力される主記憶アクセス要求信号（１４）に応じて
   前記キャッシュサイクル終了信号（１３）を出力するキ
   ャッシュサイクル終了信号発生手段（６０、６１、６４
   、６９′）と、 前記主記憶アクセス禁止信号（１５）が無効であれば該
   キャッシュサイクル終了信号（１３）と実質的に同一の
   タイミングで出力を有効にする第１のＣＰＵサイクル終
   了信号発生手段（５０、６８）と、該主記憶アクセス禁
   止信号（１５）が有効であれば該キャッシュサイクル終
   了信号（１３）から前記所定時間遅れたタイミングで出
   力を有効にする第２のＣＰＵサイクル終了信号発生手段
   （６２）と、該第１のＣＰＵサイクル終了信号発生手段
   （５０、６８）の出力及び該第２のＣＰＵサイクル終了
   信号発生手段（６２）の出力のいずれかをＣＰＵサイク
   ル終了信号（１２）として出力するＯＲゲート（５１）
   とを具備する請求項１記載の方法を実現するためのタイ
   ミング制御回路。