JPH0561763A - メモリコントローラ - Google Patents

Abstract

(57)【要約】 【目的】 分散処理システムに於いて、各プロセッサ対
応のメモリに共通情報を持たせることによりシステムの
処理速度を向上させる。 【構成】 プロセッサ１対応のメモリ８には各プロセッ
サが共有する共有データが格納される特定アドレス領域
が設けられている。プロセッサ１が上記特定アドレス領
域にデータを書き込む場合、アドレス変換回路１０によ
って書き込みアドレスは仮想的に設けられていると考え
られる共有メモリ上のアドレスに変換され、書き込みデ
ータと共に送信回路１６によって他のプロセッサ対応の
メモリコントローラに送信される。システム内の他のプ
ロセッサから送られてきた変換後のアドレス，書き込み
データを含む受信データ２６は受信回路１５で受信され
る。そして、上記アドレスはアドレス変換回路９によっ
てメモリ８上のアドレスに変換され、このアドレスに受
信回路１５が受信した書き込みデータが書き込まれる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリコントローラに関
し、特に分散処理用プロセッサに使用するメモリコント
ローラに関する。

【０００２】

【従来の技術】従来、複数のプロセッサから構成された
分散処理システムに於いては、各プロセッサがひとつの
共有メモリを介して接続されている。そして、各プロセ
ッサは共有メモリに対するデータの書き込み，読み出し
を行なうことにより、共有メモリ上のデータを共有す
る。

【０００３】即ち、図２に示すように、複数のプロセッ
サ４１，４２と、共有メモリ４３とがバス４４を介して
接続された分散処理システムに於いては、各プロセッサ
４１，４２は共有メモリ４３に対してデータの書き込
み，読み出しを行なう場合、バス調停回路４５にバス使
用要求信号５０−１，５０−２を送出し、バス調停回路
４５からバス使用許可信号５１−１，５１−２が加えら
れることにより、読み出し信号４６，書き込み信号４
７，アドレス信号４８，データ信号４９を使用して共有
メモリ４３に対するデータの書き込み，読み出しを行な
っている。

【０００４】

【発明が解決しようとする課題】上述したように、従来
は、共有メモリ４３をアクセスする際、常にバス調停回
路４５による調停を受けなければならないため、処理速
度が遅くなるという問題があった。

【０００５】本発明の目的は分散処理システムの処理速
度を向上させることができるメモリコントローラを提供
することにある。

【０００６】

【課題を解決するための手段】本発明は上記目的を達成
するため、プロセッサが自プロセッサに対応して設けら
れているメモリの特定アドレス領域にデータを書き込む
場合、前記プロセッサが出力する書き込みアドレスを仮
想的な共有メモリ上のアドレスに変換する第１のアドレ
ス変換手段と、該第１のアドレス変換手段の変換結果と
前記メモリに対する書き込みデータとをバスを介して他
のプロセッサに対応して設けられているメモリコントロ
ーラに送信する送信手段と、前記他のメモリコントロー
ラから前記バスに送出された自メモリコントローラ宛の
アドレス及び書き込みデータを受信する受信手段と、該
受信手段が受信したアドレスを前記メモリの特定アドレ
ス領域上のアドレスに変換する第２のアドレス変換手段
と、該第２のアドレス変換手段の変換結果が示す前記メ
モリ上のアドレスに前記受信手段が受信した書き込みデ
ータを書き込む書き込み手段とを設けたものである。

【０００７】

【作用】プロセッサが自プロセッサ対応に設けられてい
るメモリの特定アドレス領域にデータを書き込む場合、
第１のアドレス変換手段は上記メモリに対する書き込み
アドレスを仮想的な共有メモリ上のアドレスに変換す
る。この変換済みのアドレスは書き込みデータと共に、
送信手段によって他のプロセッサ対応のメモリコントロ
ーラに送信される。

【０００８】他のメモリコントローラから送られてきた
自メモリコントローラ宛のアドレス，書き込みデータは
受信手段で受信される。受信手段で受信されたアドレス
は第２の変換手段によって自プロセッサ対応のメモリ上
のアドレスに変換され、このアドレスに従って書き込み
手段は受信手段が受信した書き込みデータを自プロセッ
サ対応のメモリに書き込む。

【０００９】

【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。

【００１０】図１は本発明の実施例のブロック図であ
り、分散処理システムを構成する複数のプロセッサの内
の或る１台のプロセッサ１に対応して設けられているメ
モリ８を制御するメモリコントローラ３０の構成例を示
したものである。

【００１１】プロセッサ１対応のメモリ８には分散処理
システムを構成する各プロセッサの共有データが格納さ
れる特定アドレス領域が設けられている。他のプロセッ
サ対応のメモリにも各プロセッサの共有データが格納さ
れる特定アドレス領域が設けられている。各プロセッサ
対応のメモリに設けられている特定アドレス領域は大き
さが同じである。

【００１２】メモリコントローラ３０はアドレス変換回
路９，１０と、アドレスＦＩＦＯ１１，１３と、データ
ＦＩＦＯ１２，１４と、受信回路１５と、送信回路１６
と、制御回路１７とから構成され、バス２８を介して他
のプロセッサ対応のメモリコントローラと接続されてい
る。

【００１３】アドレス変換回路１０はプロセッサ１がメ
モリ８上の特定アドレス領域にデータを書き込む時に出
力したアドレスを仮想的に存在すると考える共有メモリ
上のアドレスに変換する。

【００１４】アドレスＦＩＦＯ１３はアドレス変換回路
１０から出力された変換後のアドレスを一時保持する。

【００１５】データＦＩＦＯ１４はプロセッサ１がメモ
リ８上の特定アドレス領域に書き込んだ書き込みデータ
を一時保持する。

【００１６】送信回路１６はアドレスＦＩＦＯ１３に保
持されている変換後のアドレスとデータＦＩＦＯ１４に
保持されている書き込みデータとを送信データ２７とし
てバス２８を介して他の各プロセッサ対応に設けられて
いる各メモリコントローラに送信する。

【００１７】受信回路１５はバス２８を介して他のプロ
セッサ対応のメモリコントローラから送られてくる書き
込みデータ及び変換後のアドレスを含む自メモリコント
ローラ３０宛の受信データ２６を受信する。

【００１８】アドレスＦＩＦＯ１１は受信回路１５が受
信した受信データ２６に含まれている変換後のアドレス
を一時保持する。

【００１９】データＦＩＦＯ１２は受信回路１５が受信
した受信データ２６に含まれている書き込みデータを一
時保持する。

【００２０】アドレス変換回路９はアドレスＦＩＦＯ１
１が保持している変換後のアドレスをメモリ８の特定ア
ドレス領域のアドレスに変換する。

【００２１】制御回路１７はメモリコントローラ３０内
の各部の動作を制御すると共に、プロセッサ１が出力し
た読み出し信号４，書き込み信号５を読み出し信号６，
書き込み信号７に変換してメモリ８に加える。

【００２２】次に本実施例の動作を説明する。

【００２３】プロセッサ１はメモリ８からデータを読み
出す場合、読み出し信号４を出力すると共にアドレス信
号２を出力する。読み出し信号４は制御回路１７で読み
出し信号６に変換され、メモリ８に加えられる。メモリ
８はアドレス信号２，読み出し信号６が加えられると、
アドレス信号２が示すアドレスに格納されているデータ
をデータ信号３として出力する。

【００２４】また、プロセッサ１はメモリ８にデータを
書き込む場合、アドレス信号２，データ信号３，書き込
み信号５を出力する。書き込み信号５は制御回路１７で
書き込み信号７に変換され、メモリ８に加えられる。メ
モリ８は書き込み信号７が加えられると、データ信号３
が示すデータをアドレス信号２が示すアドレスに書き込
む。

【００２５】また、制御回路１７はアドレス信号２，書
き込み信号５に基づいてプロセッサ１がメモリ８に設け
られている特定アドレス領域に対する書き込み動作を行
なったか否かを判断し、行なったと判断すると、制御信
号１８を用いてアドレス変換回路１０に対してアドレス
変換を指示すると共に、図示を省略したバス調停回路に
対してバス使用要求を行なう。

【００２６】アドレス変換回路１０は上記指示が加えら
れると、アドレス信号２が示す特定アドレス領域中のア
ドレスを仮想的に存在すると考えられる共有メモリ上の
アドレスに変換する。この変換後のアドレスはアドレス
ＦＩＦＯ１３に一時保持される。また、上記アドレスと
対応する書き込みデータはデータＦＩＦＯ１４に一時保
持される。

【００２７】その後、図示を省略したバス調停回路から
バス使用許可が与えられると、制御回路１７は送信要求
１９を使用してアドレスＦＩＦＯ１３，データＦＩＦＯ
１４に保持されている変換後のアドレス，書き込みデー
タを読み出し、更に、送信指示２１を使用して送信回路
１６にアドレスＦＩＦＯ１３，データＦＩＦＯ１４から
読み出された変換後のアドレス，書き込みデータを送信
データ２７としてバス２８を介して他のプロセッサ対応
のメモリコントローラに送信することを指示する。これ
により、送信回路１６は変換後のアドレスと書き込みデ
ータとを含む送信データ２７を各プロセッサ対応のメモ
リコントローラに順次送信する。

【００２８】そして、アドレスＦＩＦＯ１３，データＦ
ＩＦＯ１４に格納されていた変換後のアドレス，書き込
みデータが全て送出され、制御信号２０がエンプティを
示すものになることにより、制御回路１７は送信シーケ
ンスを終了する。

【００２９】受信回路１５は他のプロセッサ対応のメモ
リコントローラがバス２８に送出した自メモリコントロ
ーラ３０宛の受信データ２６（変換後のアドレス及びデ
ータを含む）を受信すると、受信データ２６に含まれて
いる変換後のアドレス，書き込みデータをそれぞれアド
レスＦＩＦＯ１１，データＦＩＦＯ１２に格納する。

【００３０】アドレスＦＩＦＯ１１，データＦＩＦＯ１
２に変換後のアドレス，書き込みデータが格納されたこ
とを制御信号２３（エンプティか否かを示す）に基づい
て検出すると、制御回路１７は制御信号２５に基づいて
プロセッサ１がメモリ８に対して読み出し，書き込み動
作を行なっているか否かを判断する。そして、読み出
し，書き込み動作を行なっていないと判断することによ
り、制御回路１７は受信要求２４を用いてアドレスＦＩ
ＦＯ１１，データＦＩＦＯ１２に格納されている変換後
のアドレス，書き込みデータを読み出し、更に制御信号
１８を用いてアドレス変換回路９にアドレス変換を行な
うことを指示すると共に、メモリ８に対して書き込み信
号７を出力する。

【００３１】上記指示を受けることによりアドレス変換
回路９はアドレスＦＩＦＯから読み出された変換後のア
ドレスをメモリ８の特定アドレス領域上のアドレスに変
換し、アドレス信号２として出力する。アドレス変換回
路９からメモリ８上の特定アドレス領域上のアドレスが
出力されると、メモリ８はデータＦＩＦＯ１２から出力
された書き込みデータをアドレス変換回路９が出力した
アドレスに格納する。

【００３２】そして、データＦＩＦＯ１２に保持されて
いた書き込みデータが全てメモリ８に書き込まれ、制御
信号２３がエンプティを示すものになることにより、制
御回路１７は受信シーケンスを終了する。

【００３３】

【発明の効果】以上説明したように、本発明は、マルチ
プロセッサで構成された分散処理システムに於いて、各
プロセッサ対応のメモリ上に各プロセッサが共有する共
有データを格納する特定アドレス領域を設け、或るプロ
セッサが自プロセッサ対応の特定アドレス領域にデータ
を書き込む場合、他のプロセッサ対応のメモリの特定ア
ドレス領域にも同じデータを書き込むようにしたもので
あり、各プロセッサは共有データの読み出しを行なう場
合、従来例のように、バス調停等を受けたりすることな
く、直ちに自プロセッサ対応のメモリから共有データを
読み出すことができるので、分散処理システムの処理速
度を向上させることができる効果がある。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【図２】従来例のブロック図である。

【符号の説明】

１，４１，４２…プロセッサ ２，４８…アドレス信号 ３，４９…データ信号 ４，６，４６…読み出し信号 ５，７，４７…書き込み信号 ８…メモリ ９，１０…アドレス変換回路 １１，１３…アドレスＦＩＦＯ １２，１４…データＦＩＦＯ １５…受信回路 １６…送信回路 １７…制御回路 １８，２０，２３，２５…制御信号 １９…送信要求 ２１…送信指示 ２４…受信要求 ２６…受信データ ２７…送信データ ２８，４４…バス ３０…メモリコントローラ ４３…共有メモリ ５０−１，５０−２…バス使用要求信号 ５１−１，５１−２…バス使用許可信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 プロセッサが自プロセッサに対応して設
   けられているメモリの特定アドレス領域にデータを書き
   込む場合、前記プロセッサが出力する書き込みアドレス
   を仮想的な共有メモリ上のアドレスに変換する第１のア
   ドレス変換手段と、 該第１のアドレス変換手段の変換結果と前記メモリに対
   する書き込みデータとをバスを介して他のプロセッサに
   対応して設けられているメモリコントローラに送信する
   送信手段と、 前記他のメモリコントローラから前記バスに送出された
   自メモリコントローラ宛のアドレス及び書き込みデータ
   を受信する受信手段と、 該受信手段が受信したアドレスを前記メモリの特定アド
   レス領域上のアドレスに変換する第２のアドレス変換手
   段と、 該第２のアドレス変換手段の変換結果が示す前記メモリ
   上のアドレスに前記受信手段が受信した書き込みデータ
   を書き込む書き込み手段とを備えたことを特徴とするメ
   モリコントローラ。