JPH0561806B2 - - Google Patents
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- JPH0561806B2 JPH0561806B2 JP63179346A JP17934688A JPH0561806B2 JP H0561806 B2 JPH0561806 B2 JP H0561806B2 JP 63179346 A JP63179346 A JP 63179346A JP 17934688 A JP17934688 A JP 17934688A JP H0561806 B2 JPH0561806 B2 JP H0561806B2
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- Japan
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- differential
- circuit
- transistor
- input
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
- H03K17/6257—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means
- H03K17/6264—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means using current steering means
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/603—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with coupled emitters
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明は、一般には差動増幅器のスイツチング
回路に関し、具体的には、共通差動出力ポートで
複数組の差動信号から１組を迅速に選択する差動
マルチプレクサ回路に関する。
回路に関し、具体的には、共通差動出力ポートで
複数組の差動信号から１組を迅速に選択する差動
マルチプレクサ回路に関する。
Ｂ 従来の技術
差動増幅器のスイツチング回路の１例は、米国
特許第4284912号で教示されている。この特許に
は、異なる導電型の第１組及び第２組のエミツタ
結合トランジスタが共通出力に接続され、１組の
トランジスタのベース電極にスイツチング信号を
印加すると、もう１組のトランジスタによつて生
成される差動出力信号が回路出力との間で切り替
えられるようになつている、差動増幅器のスイツ
チング構成が記載されている。
特許第4284912号で教示されている。この特許に
は、異なる導電型の第１組及び第２組のエミツタ
結合トランジスタが共通出力に接続され、１組の
トランジスタのベース電極にスイツチング信号を
印加すると、もう１組のトランジスタによつて生
成される差動出力信号が回路出力との間で切り替
えられるようになつている、差動増幅器のスイツ
チング構成が記載されている。
この特許で教示されているスイツチング構成
は、pnp及びnpnトランジスタを同じシリコン領
域に設けなければならないため、デバイスを集積
する際にかなりの問題が生じる。このため、こう
した集積回路を製造する際にコストと難しさが増
大する。
は、pnp及びnpnトランジスタを同じシリコン領
域に設けなければならないため、デバイスを集積
する際にかなりの問題が生じる。このため、こう
した集積回路を製造する際にコストと難しさが増
大する。
さらに、この従来技術の特許に示されている回
路構成は、単一の差動増幅器のオンオフ切り替え
にしか適しない。
路構成は、単一の差動増幅器のオンオフ切り替え
にしか適しない。
Ｃ 発明が解決しようとする問題点
本発明は上述の従来技術のすべての問題点を回
避し、アナログ・デイジタル回路での高性能多重
化を実現する。
避し、アナログ・デイジタル回路での高性能多重
化を実現する。
本発明は、スイツチング信号と入力信号を分離
すると共に、共通出力端で様々な差動信号の迅速
な選択をもたらす。すなわち、本発明は、容易に
かつ繰り返して高周波信号を切り替えることを容
易にする。
すると共に、共通出力端で様々な差動信号の迅速
な選択をもたらす。すなわち、本発明は、容易に
かつ繰り返して高周波信号を切り替えることを容
易にする。
さらに、本発明は低インピーダンス駆動をもた
らし、容易に、複数組のうちから１組の入力が選
択できるマルチプレクサ構成に適用できる。
らし、容易に、複数組のうちから１組の入力が選
択できるマルチプレクサ構成に適用できる。
本発明の目的は、複数対の差動入力信号のうち
の任意の１対の信号をマルチプレクサ構成のスイ
ツチング回路の出力により迅速に選択してエミツ
タ・フオロワ型の差動出力回路へ結合するための
信号選択回路を提供することである。
の任意の１対の信号をマルチプレクサ構成のスイ
ツチング回路の出力により迅速に選択してエミツ
タ・フオロワ型の差動出力回路へ結合するための
信号選択回路を提供することである。
Ｄ 問題点を解決するための手段
本発明の信号選択回路では、差動電圧信号をベ
ースに入力してコレクタから出力する１対のバイ
ポーラ・トランジスタから成る複数の差動入力回
路と、該各差動入力回路の各対のコレクタ電圧
を、各々、ベースに入力し、エミツタを共通結合
して共通出力ポートとなした各々複数のバイポー
ラ・トランジスタから成る１対の差動出力回路
と、該各差動出力回路の各関連トランジスタのベ
ース及び低基準電位、例えば接地の、間に結合さ
れた複数のスイツチング・トランジスタ回路とを
設け、該各スイツチング回路は、常時、即ち非選
択時に、オン状態にされてベース電位を低基準電
位へ急激にプル・ダウンしてその差動入力回路を
差動出力回路から遮断する一方、選択時には、オ
フ状態に切換つて唯一の差動入力回路を差動出力
回路に結合するマルチプレクサ機能を有する事を
特徴とする。
ースに入力してコレクタから出力する１対のバイ
ポーラ・トランジスタから成る複数の差動入力回
路と、該各差動入力回路の各対のコレクタ電圧
を、各々、ベースに入力し、エミツタを共通結合
して共通出力ポートとなした各々複数のバイポー
ラ・トランジスタから成る１対の差動出力回路
と、該各差動出力回路の各関連トランジスタのベ
ース及び低基準電位、例えば接地の、間に結合さ
れた複数のスイツチング・トランジスタ回路とを
設け、該各スイツチング回路は、常時、即ち非選
択時に、オン状態にされてベース電位を低基準電
位へ急激にプル・ダウンしてその差動入力回路を
差動出力回路から遮断する一方、選択時には、オ
フ状態に切換つて唯一の差動入力回路を差動出力
回路に結合するマルチプレクサ機能を有する事を
特徴とする。
このように、本発明の信号選択回路では、共通
の差動出力回路に接続された複数の差動入力回路
は、各差動入力回路に関連してその出力端、即ち
差動出力回路の関連トランジスタのベース、に接
続されている複数のスイツチング・トランジスタ
回路のうちの任意の１つ又は２以上の非選択状態
のスイツチング回路のオン状態への駆動により、
選択した唯一の差動入力回路を除く残余の差動入
力回路からのすべての差動出力回路の共通差動出
力回路への伝送を遮断するので、誤動作が減少
し、高速度で低インピーダンス駆動の可能な信号
選択回路が提供される。
の差動出力回路に接続された複数の差動入力回路
は、各差動入力回路に関連してその出力端、即ち
差動出力回路の関連トランジスタのベース、に接
続されている複数のスイツチング・トランジスタ
回路のうちの任意の１つ又は２以上の非選択状態
のスイツチング回路のオン状態への駆動により、
選択した唯一の差動入力回路を除く残余の差動入
力回路からのすべての差動出力回路の共通差動出
力回路への伝送を遮断するので、誤動作が減少
し、高速度で低インピーダンス駆動の可能な信号
選択回路が提供される。
本発明の構成は、次の通りである。
各々、ベースに信号を入力してコレクタから出
力する１対のバイポーラ・トランジスタから成る
複数の差動入力回路と、 各々、各差動入力回路に関連したバイポーラ・
トランジスタから成り各差動入力回路に選択的に
結合される共通の１対の差動出力回路と、 各差動入力回路の一方のコレクタ出力電圧を一
方の差動出力回路の各関連トランジスタのベース
に供給すると共に他方のコレクタ出力電圧を他方
の差動出力回路の各関連トランジスタのベースに
供給するための複数の相互接続線と、 任意の１つの差動入力回路を共通の差動出力回
路に選択的に結合させるための各差動入力回路に
関連した複数のスイツチング・トランジスタ回路
と、 を備え、 上記各差動出力回路の各関連トランジスタは、
エミツタ共通結合されて１対の各共通出力ポート
に差動出力を供給するように接続されており、 上記各スイツチング回路は、常時、導通して上
記各相互接続線及び低基準電位間に導電路を形成
して関連トランジスタのベース電位を非導通レベ
ルに維持する一方、選択時には、非導通状態に切
換つて上記導電路を遮断して選択差動入力回路に
対応する関連トランジスタのベース電位を導通レ
ベルに上昇させており、 常時、非選択差動入力回路を差動出力回路から
分離している信号選択回路。
力する１対のバイポーラ・トランジスタから成る
複数の差動入力回路と、 各々、各差動入力回路に関連したバイポーラ・
トランジスタから成り各差動入力回路に選択的に
結合される共通の１対の差動出力回路と、 各差動入力回路の一方のコレクタ出力電圧を一
方の差動出力回路の各関連トランジスタのベース
に供給すると共に他方のコレクタ出力電圧を他方
の差動出力回路の各関連トランジスタのベースに
供給するための複数の相互接続線と、 任意の１つの差動入力回路を共通の差動出力回
路に選択的に結合させるための各差動入力回路に
関連した複数のスイツチング・トランジスタ回路
と、 を備え、 上記各差動出力回路の各関連トランジスタは、
エミツタ共通結合されて１対の各共通出力ポート
に差動出力を供給するように接続されており、 上記各スイツチング回路は、常時、導通して上
記各相互接続線及び低基準電位間に導電路を形成
して関連トランジスタのベース電位を非導通レベ
ルに維持する一方、選択時には、非導通状態に切
換つて上記導電路を遮断して選択差動入力回路に
対応する関連トランジスタのベース電位を導通レ
ベルに上昇させており、 常時、非選択差動入力回路を差動出力回路から
分離している信号選択回路。
Ｅ 実施例
第１図に示す本発明の好ましい実施例では、そ
のエミツタが電流源１３を介して共通に接地され
ている、１対のnpn信号入力トランジスタ１１と
１２からなる第１の差動入力回路１０が設けられ
ている。入力トランジスタ１１と１２のコレクタ
は、それぞれ抵抗器１５と１６を介して入力電圧
源１７に接続されている。入力トランジスタ１１
と１２のベースはそれぞれ第１組の信号入力手段
１９と２０に接続されている。
のエミツタが電流源１３を介して共通に接地され
ている、１対のnpn信号入力トランジスタ１１と
１２からなる第１の差動入力回路１０が設けられ
ている。入力トランジスタ１１と１２のコレクタ
は、それぞれ抵抗器１５と１６を介して入力電圧
源１７に接続されている。入力トランジスタ１１
と１２のベースはそれぞれ第１組の信号入力手段
１９と２０に接続されている。
入力トランジスタ１１のコレクタと抵抗器１５
の結合点に、第１の差動出力回路２１が接続され
ている。この第１差動出力回路２１は、出力トラ
ンジスタ２２と２３からなり、それらのエミツタ
が共通接続され、かつ出力ポート２４に接続され
ている。出力トランジスタ２３のベースは、抵抗
器１８を介して入力電圧源１７に接続され、出力
トランジスタ２２と２３のコレクタも入力電圧源
１７に接続されている。出力トランジスタ２２の
ベースは入力トランジスタ１１と抵抗器１５の結
合点に接続されている。
の結合点に、第１の差動出力回路２１が接続され
ている。この第１差動出力回路２１は、出力トラ
ンジスタ２２と２３からなり、それらのエミツタ
が共通接続され、かつ出力ポート２４に接続され
ている。出力トランジスタ２３のベースは、抵抗
器１８を介して入力電圧源１７に接続され、出力
トランジスタ２２と２３のコレクタも入力電圧源
１７に接続されている。出力トランジスタ２２の
ベースは入力トランジスタ１１と抵抗器１５の結
合点に接続されている。
同様に、入力トランジスタ１２と抵抗器１６の
結合点に、第２の差動出力回路２５が接続されて
いる。この第２差動出力回路２５は、出力トラン
ジスタ２６と２７からなり、それらのエミツタが
共通に出力ポート２８に接続されている。出力ト
ランジスタ２７のベースは、抵抗器２９を介して
入力電圧源１７に接続され、出力トランジスタ２
６と２７のコレクタも入力電圧源１７に接続され
ている。出力トランジスタ２６のベースは、入力
トランジスタ１２と抵抗器１６の結合点に接続さ
れている。
結合点に、第２の差動出力回路２５が接続されて
いる。この第２差動出力回路２５は、出力トラン
ジスタ２６と２７からなり、それらのエミツタが
共通に出力ポート２８に接続されている。出力ト
ランジスタ２７のベースは、抵抗器２９を介して
入力電圧源１７に接続され、出力トランジスタ２
６と２７のコレクタも入力電圧源１７に接続され
ている。出力トランジスタ２６のベースは、入力
トランジスタ１２と抵抗器１６の結合点に接続さ
れている。
第１差動出力回路２１の出力トランジスタ２２
のベースは、また第１のエミツタ結合スイツチン
グ回路３０のスイツチング・トランジスタ３１と
電流源３４とを介して接地されている。第２差動
出力回路２５の出力トランジスタ２６のベース
は、エミツタ結合電流スイツチング回路３０の第
２のスイツチング・トランジスタ３２と電流源３
４とを介して接地されている。スイツチング・ト
ランジスタ３１と３２のベースは、相互に接続さ
れ、かつ基準電圧源３３に接続されている。
のベースは、また第１のエミツタ結合スイツチン
グ回路３０のスイツチング・トランジスタ３１と
電流源３４とを介して接地されている。第２差動
出力回路２５の出力トランジスタ２６のベース
は、エミツタ結合電流スイツチング回路３０の第
２のスイツチング・トランジスタ３２と電流源３
４とを介して接地されている。スイツチング・ト
ランジスタ３１と３２のベースは、相互に接続さ
れ、かつ基準電圧源３３に接続されている。
出力トランジスタ２３と２７のベースは、第２
の差動入力回路３５と第２のエミツタ結合スイツ
チング回路４１とに接続されている。具体的にい
うと、出力トランジスタ２３のベースは、第２差
動入力回路３５の入力トランジスタ３６と電流源
３８とを介して接地されるとともに、第２スイツ
チング回路４１のスイツチング・トランジスタ４
２と電流源３４とを介して接地されている。同様
に、第２差動出力回路２５の出力トランジスタ２
７のベースは、入力トランジスタ３７と電流源３
８ならびにスイツチング・トランジスタ４３と電
流源３４を介して接地されている。入力トランジ
スタ３６と３７のベースは、それぞれ第２組の信
号入力手段３９と４０に接続されている。スイツ
チング・トランジスタ４２と４３のベースは相互
に接続され、かつ選択信号源４４に接続されてい
る。
の差動入力回路３５と第２のエミツタ結合スイツ
チング回路４１とに接続されている。具体的にい
うと、出力トランジスタ２３のベースは、第２差
動入力回路３５の入力トランジスタ３６と電流源
３８とを介して接地されるとともに、第２スイツ
チング回路４１のスイツチング・トランジスタ４
２と電流源３４とを介して接地されている。同様
に、第２差動出力回路２５の出力トランジスタ２
７のベースは、入力トランジスタ３７と電流源３
８ならびにスイツチング・トランジスタ４３と電
流源３４を介して接地されている。入力トランジ
スタ３６と３７のベースは、それぞれ第２組の信
号入力手段３９と４０に接続されている。スイツ
チング・トランジスタ４２と４３のベースは相互
に接続され、かつ選択信号源４４に接続されてい
る。
上記の回路は以下のように動作する。第１差動
入力回路１０が選択されると仮定する。すなわ
ち、信号入力手段１９と２０から導入された任意
の信号は、それぞれ出力ポート２４と２８に送ら
れて複製され、第２入力差動回路３５の信号入力
手段３９と４０からの信号は、出力ポート２４と
２８に現れるのを妨げられる。それを達成するに
は、第２スイツチング回路４１の選択信号源４４
を、適切な手段によつて基準電圧源３３より高い
電圧に昇圧させる。そうすると、第１スイツチン
グ回路３０のスイツチング・トランジスタ３１と
３２はオフになり、第２スイツチング回路４１の
スイツチング・トランジスタ４２と４３はオンに
なる。そうすると、電流源３４を流れる電流は第
１スイツチング回路３０から切り替わつて、スイ
ツチング・トランジスタ４２と４３（第２スイツ
チング回路４１）を流れ始める。これらのスイツ
チング・トランジスタ４２と４３を流れる電流
は、また抵抗器１８と２９を流れて、出力トラン
ジスタ２３と２７のベース及び入力トランジスタ
３６と３７のコレクタの電位を下げる。そのた
め、出力トランジスタ２３と２７がオフになる。
スイツチング・トランジスタ３１と３２がオフに
なるのと同時に、信号入力手段１９と２０から入
力トランジスタ１１と１２のベースに印加された
任意の差動信号の組は、それぞれ出力ポート２４
と２８で複製される。信号源１９からの信号が高
レベルであると仮定すると、入力トランジスタ１
１はオンになつて出力ポート２４に接続された出
力トランジスタ２２のベースを低レベルにし、出
力トランジスタ２２のエミツタも低レベルにさせ
る。したがつて、信号源１９からの低レベルの信
号を逆にして複製する。同時に、信号源２０から
の入力信号が低レベルの場合、入力トランジスタ
１２はオフになつて出力トランジスタ２６のベー
スの電圧を上昇させ、出力トランジスタ２６はオ
ンになつて出力ポート２８を電圧源１７近くまで
昇圧させ、こうして、出力ポート２８で信号源２
０からの高レベルの信号を逆にして複製する。こ
のようにして、第１差動入力回路１０に供給され
た差動信号の組は、マルチプレクサの出力ポート
（すなわち、出力ポート２４と２８）で複製され
る。
入力回路１０が選択されると仮定する。すなわ
ち、信号入力手段１９と２０から導入された任意
の信号は、それぞれ出力ポート２４と２８に送ら
れて複製され、第２入力差動回路３５の信号入力
手段３９と４０からの信号は、出力ポート２４と
２８に現れるのを妨げられる。それを達成するに
は、第２スイツチング回路４１の選択信号源４４
を、適切な手段によつて基準電圧源３３より高い
電圧に昇圧させる。そうすると、第１スイツチン
グ回路３０のスイツチング・トランジスタ３１と
３２はオフになり、第２スイツチング回路４１の
スイツチング・トランジスタ４２と４３はオンに
なる。そうすると、電流源３４を流れる電流は第
１スイツチング回路３０から切り替わつて、スイ
ツチング・トランジスタ４２と４３（第２スイツ
チング回路４１）を流れ始める。これらのスイツ
チング・トランジスタ４２と４３を流れる電流
は、また抵抗器１８と２９を流れて、出力トラン
ジスタ２３と２７のベース及び入力トランジスタ
３６と３７のコレクタの電位を下げる。そのた
め、出力トランジスタ２３と２７がオフになる。
スイツチング・トランジスタ３１と３２がオフに
なるのと同時に、信号入力手段１９と２０から入
力トランジスタ１１と１２のベースに印加された
任意の差動信号の組は、それぞれ出力ポート２４
と２８で複製される。信号源１９からの信号が高
レベルであると仮定すると、入力トランジスタ１
１はオンになつて出力ポート２４に接続された出
力トランジスタ２２のベースを低レベルにし、出
力トランジスタ２２のエミツタも低レベルにさせ
る。したがつて、信号源１９からの低レベルの信
号を逆にして複製する。同時に、信号源２０から
の入力信号が低レベルの場合、入力トランジスタ
１２はオフになつて出力トランジスタ２６のベー
スの電圧を上昇させ、出力トランジスタ２６はオ
ンになつて出力ポート２８を電圧源１７近くまで
昇圧させ、こうして、出力ポート２８で信号源２
０からの高レベルの信号を逆にして複製する。こ
のようにして、第１差動入力回路１０に供給され
た差動信号の組は、マルチプレクサの出力ポート
（すなわち、出力ポート２４と２８）で複製され
る。
第２差動入力回路３５に供給された差動入力信
号の組が出力ノード２４と２８に現れるのが望ま
しい場合、以下に示すシーケンスが行なわれる。
選択信号源４４が、基準電圧源３３より低く降圧
されると、電流源３４を通過する電流がそれぞれ
スイツチング・トランジスタ３１と３２及び抵抗
器１５と１６を通過する。このため、それぞれ出
力トランジスタ２２と２６のベースの電位が低下
し、これらのトランジスタはオフになる。出力ト
ランジスタ２２と２６がオフになると、信号源１
９と２０から供給された差動入力信号が出力ポー
ト２４と２８に現れなくなる。
号の組が出力ノード２４と２８に現れるのが望ま
しい場合、以下に示すシーケンスが行なわれる。
選択信号源４４が、基準電圧源３３より低く降圧
されると、電流源３４を通過する電流がそれぞれ
スイツチング・トランジスタ３１と３２及び抵抗
器１５と１６を通過する。このため、それぞれ出
力トランジスタ２２と２６のベースの電位が低下
し、これらのトランジスタはオフになる。出力ト
ランジスタ２２と２６がオフになると、信号源１
９と２０から供給された差動入力信号が出力ポー
ト２４と２８に現れなくなる。
信号源３９と４０からの差動入力信号の組（す
なわち、信号源３９は高レベル、４０は低レベ
ル）が同時に入力トランジスタ３６と３７に印加
される場合、出力トランジスタ２３のエミツタは
低レベルになり、出力トランジスタ２７のエミツ
タは高レベルになつて、出力ノード２４を低レベ
ルにし、出力ノード２８を高レベルにする。すな
わち、出力ノード２４と２８は、信号源４０と３
９から供給された差動入力信号の組を複製する。
こうして、異なる差動入力回路１０と３５に印加
された異なる差動入力信号の組が、それぞれ出力
ノード２４と２８に選択的に伝播される。
なわち、信号源３９は高レベル、４０は低レベ
ル）が同時に入力トランジスタ３６と３７に印加
される場合、出力トランジスタ２３のエミツタは
低レベルになり、出力トランジスタ２７のエミツ
タは高レベルになつて、出力ノード２４を低レベ
ルにし、出力ノード２８を高レベルにする。すな
わち、出力ノード２４と２８は、信号源４０と３
９から供給された差動入力信号の組を複製する。
こうして、異なる差動入力回路１０と３５に印加
された異なる差動入力信号の組が、それぞれ出力
ノード２４と２８に選択的に伝播される。
第２Ａ図と第２Ｂ図は、３つの差動入力信号の
うちの１つが選択される、本発明の差動マルチプ
レクサ回路の概略図である。
うちの１つが選択される、本発明の差動マルチプ
レクサ回路の概略図である。
第２Ａ図と第２Ｂ図に示すように、１対のnpn
信号入力トランジスタ１１１と１１２の対からな
る、第１の差動入力回路１１０が設けられてい
る。入力トランジスタ１１１と１１２のエミツタ
は、電流源１１３を介して共通に接地されてい
る。入力トランジスタ１１１と１１２のコレクタ
は、それぞれ抵抗器１１５と１１６を介して入力
電圧源１１７に接続されている。入力トランジス
タ１１１と１１２のベースは、それぞれ第１組の
信号入力手段１１９と１２０に接続されている。
信号入力トランジスタ１１１と１１２の対からな
る、第１の差動入力回路１１０が設けられてい
る。入力トランジスタ１１１と１１２のエミツタ
は、電流源１１３を介して共通に接地されてい
る。入力トランジスタ１１１と１１２のコレクタ
は、それぞれ抵抗器１１５と１１６を介して入力
電圧源１１７に接続されている。入力トランジス
タ１１１と１１２のベースは、それぞれ第１組の
信号入力手段１１９と１２０に接続されている。
入力トランジスタ１１１のコレクタと抵抗器１
１５の結合点に、第１の差動出力回路１２１が接
続されている。この第１の差動出力回路１２１
は、出力トランジスタ１２２，１２３，１５７か
らなり、それらのエミツタが共通接続され、かつ
出力ポート１２４に接続されている。出力トラン
ジスタ１２３のベースは、抵抗器１１８を介して
入力電圧源１１７に接続され、出力トランジスタ
１５７のベースも、抵抗器１５８を介して入力電
圧源１１７に接続されている。出力トランジスタ
１２２，１２３，１５７のコレクタも、すべて入
力電圧源１１７に接続されている。トランジスタ
１２２のベースは入力トランジスタ１１１と抵抗
器１１５の結合点に接続されている。
１５の結合点に、第１の差動出力回路１２１が接
続されている。この第１の差動出力回路１２１
は、出力トランジスタ１２２，１２３，１５７か
らなり、それらのエミツタが共通接続され、かつ
出力ポート１２４に接続されている。出力トラン
ジスタ１２３のベースは、抵抗器１１８を介して
入力電圧源１１７に接続され、出力トランジスタ
１５７のベースも、抵抗器１５８を介して入力電
圧源１１７に接続されている。出力トランジスタ
１２２，１２３，１５７のコレクタも、すべて入
力電圧源１１７に接続されている。トランジスタ
１２２のベースは入力トランジスタ１１１と抵抗
器１１５の結合点に接続されている。
同様に、入力トランジスタ１１２と抵抗器１１
６の結合点には、第２の差動出力回路１２５が接
続されている。この第２の差動出力回路１２５
は、出力トランジスタ１２６，１２７，１５９か
らなり、それらのエミツタが共通に出力ポート１
２８に接続されている。出力トランジスタ１２７
と１５９のベースは、それぞれ抵抗器１２９と１
６０を介して入力電圧源１１７に接続され、出力
トランジスタ１２６，１２７，１５９のコレクタ
も、すべて入力電圧源１１７に接続されている。
出力トランジスタ１２６のベースは、入力トラン
ジスタ１１２と抵抗器１１６の結合点に接続され
ている。
６の結合点には、第２の差動出力回路１２５が接
続されている。この第２の差動出力回路１２５
は、出力トランジスタ１２６，１２７，１５９か
らなり、それらのエミツタが共通に出力ポート１
２８に接続されている。出力トランジスタ１２７
と１５９のベースは、それぞれ抵抗器１２９と１
６０を介して入力電圧源１１７に接続され、出力
トランジスタ１２６，１２７，１５９のコレクタ
も、すべて入力電圧源１１７に接続されている。
出力トランジスタ１２６のベースは、入力トラン
ジスタ１１２と抵抗器１１６の結合点に接続され
ている。
第１差動出力回路１２１の出力トランジスタ１
２２のベースは、また第１のエミツタ結合スイツ
チング回路１３０のスイツチング・トランジスタ
１３１と電流源１６９とを介して接地されてい
る。第２差動出力回路１２５の出力トランジスタ
１２６のベースは、エミツタ結合電流スイツチン
グ回路１３０の第２のスイツチング・トランジス
タ１３２と電流源１６９とを介して接地されてい
る。スイツチング・トランジスタ１３１と１３２
のベースは、相互に接続され、かつ第１の選択信
号源１３３に接続されている。
２２のベースは、また第１のエミツタ結合スイツ
チング回路１３０のスイツチング・トランジスタ
１３１と電流源１６９とを介して接地されてい
る。第２差動出力回路１２５の出力トランジスタ
１２６のベースは、エミツタ結合電流スイツチン
グ回路１３０の第２のスイツチング・トランジス
タ１３２と電流源１６９とを介して接地されてい
る。スイツチング・トランジスタ１３１と１３２
のベースは、相互に接続され、かつ第１の選択信
号源１３３に接続されている。
出力トランジスタ１２３と１２７のベースは、
第２の差動入力回路１３５と第２のエミツタ結合
スイツチング回路１４１とに接続されている。具
体的に説明すると、出力トランジスタ１２３のベ
ースは、第２差動入力回路１３５の入力トランジ
スタ１３６と電流源１３８とを介して接地される
とともに、第２スイツチング回路１４１のスイツ
チング・トランジスタ１４２と電流源１３４とを
介して接地されている。同様に、第２差動出力回
路１２５の出力トランジスタ１２７のベースは、
入力トランジスタ１３７と電流源１３８及びスイ
ツチング・トランジスタ１４３と電流源１３４を
介して接地されている。入力トランジスタ１３６
と１３７のベースは、それぞれ第２組の信号入力
手段１３９と１４０に接続されている。スイツチ
ング・トランジスタ１４２と１４３のベースは相
互に接続され、かつ第２の選択信号源１４４に接
続されている。
第２の差動入力回路１３５と第２のエミツタ結合
スイツチング回路１４１とに接続されている。具
体的に説明すると、出力トランジスタ１２３のベ
ースは、第２差動入力回路１３５の入力トランジ
スタ１３６と電流源１３８とを介して接地される
とともに、第２スイツチング回路１４１のスイツ
チング・トランジスタ１４２と電流源１３４とを
介して接地されている。同様に、第２差動出力回
路１２５の出力トランジスタ１２７のベースは、
入力トランジスタ１３７と電流源１３８及びスイ
ツチング・トランジスタ１４３と電流源１３４を
介して接地されている。入力トランジスタ１３６
と１３７のベースは、それぞれ第２組の信号入力
手段１３９と１４０に接続されている。スイツチ
ング・トランジスタ１４２と１４３のベースは相
互に接続され、かつ第２の選択信号源１４４に接
続されている。
差動出力回路１２１と１２５の出力トランジス
タ１５７と１５９のベースは、第３の差動入力回
路１５０と第３のエミツタ結合スイツチング回路
１７１に接続されている。具体的にいうと、出力
トランジスタ１５７のベースは、抵抗器１５８を
介して電圧源１１７に接続され、第３の差動入力
回路１５０の入力トランジスタ１５３と電流源１
５６とを介して接地され、第３スイツチング回路
１７１のスイツチング・トランジスタ１６４と電
流源１６８とを介して接地されている。同様に、
第２差動出力回路１２５の出力トランジスタ１５
９のベースは、入力トランジスタ１５４と電流源
１５６及びスイツチング・トランジスタ１６９と
電流源１６８を介して接地されている。入力トラ
ンジスタ１５３と１５４のベースは、それぞれ第
３組の信号入力手段１５１と１５２に接続されて
いる。スイツチング・トランジスタ１６４と１６
５のベースは相互に接続され、かつ第３の選択信
号源１６６に接続されている。
タ１５７と１５９のベースは、第３の差動入力回
路１５０と第３のエミツタ結合スイツチング回路
１７１に接続されている。具体的にいうと、出力
トランジスタ１５７のベースは、抵抗器１５８を
介して電圧源１１７に接続され、第３の差動入力
回路１５０の入力トランジスタ１５３と電流源１
５６とを介して接地され、第３スイツチング回路
１７１のスイツチング・トランジスタ１６４と電
流源１６８とを介して接地されている。同様に、
第２差動出力回路１２５の出力トランジスタ１５
９のベースは、入力トランジスタ１５４と電流源
１５６及びスイツチング・トランジスタ１６９と
電流源１６８を介して接地されている。入力トラ
ンジスタ１５３と１５４のベースは、それぞれ第
３組の信号入力手段１５１と１５２に接続されて
いる。スイツチング・トランジスタ１６４と１６
５のベースは相互に接続され、かつ第３の選択信
号源１６６に接続されている。
エミツタ結合スイツチング回路１３０，１４
１，１７１は、それぞれ第３のスイツチング・ト
ランジスタ１６１，１６２，１６３を備えている
ことに留意されたい。すなわち、スイツチング・
トランジスタ１６１のエミツタは電流源１６９に
接続され、トランジスタ１６２のエミツタは電流
源１３４に接続され、トランジスタ１６３のエミ
ツタは電流源１６８に接続されている。スイツチ
ング・トランジスタ１６１，１６２，１６３のベ
ースは、すべて共通に接続され、かつ基準電圧源
１６７に接続されている。それらのコレクタは電
圧手段１７０に接続されている。
１，１７１は、それぞれ第３のスイツチング・ト
ランジスタ１６１，１６２，１６３を備えている
ことに留意されたい。すなわち、スイツチング・
トランジスタ１６１のエミツタは電流源１６９に
接続され、トランジスタ１６２のエミツタは電流
源１３４に接続され、トランジスタ１６３のエミ
ツタは電流源１６８に接続されている。スイツチ
ング・トランジスタ１６１，１６２，１６３のベ
ースは、すべて共通に接続され、かつ基準電圧源
１６７に接続されている。それらのコレクタは電
圧手段１７０に接続されている。
上記の回路は以下のように動作する。第１差動
入力回路１１０が選択されると仮定する。すなわ
ち、信号入力手段１１９と１２０から導入された
任意の信号は、それぞれ出力ポート１２４と１２
８に送られ、第２及び第３の入力差動回路１３５
と１５０の信号入力手段１３９，１４０及び１５
１，１５２からの信号は、出力ポート１２４と１
２８に現れるのを妨げられる。それを達成するに
は、第２と第３のスイツチング回路１４１と１７
１の選択信号源１４４と１６６を、それぞれ適切
な手段によつて基準電圧源１６７より高い電圧に
昇圧させる。また、選択信号源１３３を、適切な
手段によつて基準電圧源１６７より低い電圧に降
圧させる。そうすると、第１スイツチング回路１
３０のスイツチング・トランジスタ１３１と１３
２がオフになり、第２スイツチング回路１４１の
スイツチング・トランジスタ１４２と１４３及び
第３スイツチング回路１７１のスイツチング・ト
ランジスタ１６４と１６５がオンになる。そうす
ると、スイツチング・トランジスタ１６２と１６
３及び電流源１３４と１６８を流れる電流は、ス
イツチング・トランジスタ１６２から切り替わつ
て、スイツチング・トランジスタ１４２と１４３
（第２スイツチング回路１４１）及びトランジス
タ１６４と１６５（第３スイツチング回路１７
１）を流れ始める。これらのスイツチング・トラ
ンジスタ１４２，１４３及び１６４，１６５を流
れる電流は、また抵抗器１１８，１２９，１５
８，１６０を流れて、出力トランジスタ１２３，
１２７，１５７，１５９のベース及び入力トラン
ジスタ１３６，１３７，１５３，１５４のコレク
タの電位を下げる。そのため、出力トランジスタ
１２３，１２７，１５７，１５９がオフになる。
スイツチング・トランジスタ１３１と１３２がオ
フになるのと同時に、信号は、信号入力手段１１
９と１２０から入力トランジスタ１１１と１１２
のベースに信号が印加される。信号源１１９から
の信号が高レベルにあると仮定すると、入力トラ
ンジスタ１１１はオンになつて出力ポート１２４
に接続された出力トランジスタ１２２のベースの
電位を低レベルにし、出力トランジスタ１２２の
エミツタも低レベルにさせる。したがつて、信号
源１１９からの信号のレベルを逆にして複製す
る。同時に、信号源１２０からの入力信号が低レ
ベルの場合、入力トランジスタ１１２はオフとな
つて出力トランジスタ１２６のベースの電圧を上
昇させ、出力トランジスタ１２６はオンになつて
出力ポート１２８を電圧源１２８近くまで昇圧さ
せ、こうして出力ポート１２８で信号源１２０か
らの信号のレベルを逆にして複製する。このよう
にして、第１差動入力回路１１０に供給された信
号は、マルチプレクサの出力ポート（すなわち、
出力ポート１２４と１２８）で複製される。
入力回路１１０が選択されると仮定する。すなわ
ち、信号入力手段１１９と１２０から導入された
任意の信号は、それぞれ出力ポート１２４と１２
８に送られ、第２及び第３の入力差動回路１３５
と１５０の信号入力手段１３９，１４０及び１５
１，１５２からの信号は、出力ポート１２４と１
２８に現れるのを妨げられる。それを達成するに
は、第２と第３のスイツチング回路１４１と１７
１の選択信号源１４４と１６６を、それぞれ適切
な手段によつて基準電圧源１６７より高い電圧に
昇圧させる。また、選択信号源１３３を、適切な
手段によつて基準電圧源１６７より低い電圧に降
圧させる。そうすると、第１スイツチング回路１
３０のスイツチング・トランジスタ１３１と１３
２がオフになり、第２スイツチング回路１４１の
スイツチング・トランジスタ１４２と１４３及び
第３スイツチング回路１７１のスイツチング・ト
ランジスタ１６４と１６５がオンになる。そうす
ると、スイツチング・トランジスタ１６２と１６
３及び電流源１３４と１６８を流れる電流は、ス
イツチング・トランジスタ１６２から切り替わつ
て、スイツチング・トランジスタ１４２と１４３
（第２スイツチング回路１４１）及びトランジス
タ１６４と１６５（第３スイツチング回路１７
１）を流れ始める。これらのスイツチング・トラ
ンジスタ１４２，１４３及び１６４，１６５を流
れる電流は、また抵抗器１１８，１２９，１５
８，１６０を流れて、出力トランジスタ１２３，
１２７，１５７，１５９のベース及び入力トラン
ジスタ１３６，１３７，１５３，１５４のコレク
タの電位を下げる。そのため、出力トランジスタ
１２３，１２７，１５７，１５９がオフになる。
スイツチング・トランジスタ１３１と１３２がオ
フになるのと同時に、信号は、信号入力手段１１
９と１２０から入力トランジスタ１１１と１１２
のベースに信号が印加される。信号源１１９から
の信号が高レベルにあると仮定すると、入力トラ
ンジスタ１１１はオンになつて出力ポート１２４
に接続された出力トランジスタ１２２のベースの
電位を低レベルにし、出力トランジスタ１２２の
エミツタも低レベルにさせる。したがつて、信号
源１１９からの信号のレベルを逆にして複製す
る。同時に、信号源１２０からの入力信号が低レ
ベルの場合、入力トランジスタ１１２はオフとな
つて出力トランジスタ１２６のベースの電圧を上
昇させ、出力トランジスタ１２６はオンになつて
出力ポート１２８を電圧源１２８近くまで昇圧さ
せ、こうして出力ポート１２８で信号源１２０か
らの信号のレベルを逆にして複製する。このよう
にして、第１差動入力回路１１０に供給された信
号は、マルチプレクサの出力ポート（すなわち、
出力ポート１２４と１２８）で複製される。
第２差動入力回路１３５に供給された差動入力
信号が出力ノード１２４と１２８に現れるのが望
ましい場合、以下に示すシーケンスが行なわれ
る。選択信号源１４４が、基準電圧源１６７より
低く降圧され、選択信号源１３３と１６６が基準
電圧源１６７より高く昇圧されると、エミツタ結
合スイツチング回路１３０と１７１がオンにな
り、それぞれスイツチング・トランジスタ１３
１，１３２及び１６４，１６５ならびに抵抗器１
１５，１１６，１５８，１６０に電流が流れる。
このため、トランジスタ１２２，１２６，１５
８，１６０のベースの電位が低下し、これらのト
ランジスタがオフになる。トランジスタ１２２，
１２６，１５８，１６０がオフになると、信号源
１１９，１２０または１５１と１５２から供給さ
れた任意の差動入力信号が出力ポート１２４と１
２８に現れなくなる。信号源１３９と１４０から
の差動入力信号（すなわち、信号源１３９は高レ
ベル、１４０は低レベル）が同時に入力トランジ
スタ１３６と１３７に印加される場合、出力トラ
ンジスタ１２３がオフになり、出力トランジスタ
１２７がオンになつて、出力ノード１２４を低レ
ベルにし、出力ノード１２８を高レベルにする。
すなわち、出力ノード１２４と１２８は、信号源
１４０と１３９から供給された差動入力信号を複
製する。
信号が出力ノード１２４と１２８に現れるのが望
ましい場合、以下に示すシーケンスが行なわれ
る。選択信号源１４４が、基準電圧源１６７より
低く降圧され、選択信号源１３３と１６６が基準
電圧源１６７より高く昇圧されると、エミツタ結
合スイツチング回路１３０と１７１がオンにな
り、それぞれスイツチング・トランジスタ１３
１，１３２及び１６４，１６５ならびに抵抗器１
１５，１１６，１５８，１６０に電流が流れる。
このため、トランジスタ１２２，１２６，１５
８，１６０のベースの電位が低下し、これらのト
ランジスタがオフになる。トランジスタ１２２，
１２６，１５８，１６０がオフになると、信号源
１１９，１２０または１５１と１５２から供給さ
れた任意の差動入力信号が出力ポート１２４と１
２８に現れなくなる。信号源１３９と１４０から
の差動入力信号（すなわち、信号源１３９は高レ
ベル、１４０は低レベル）が同時に入力トランジ
スタ１３６と１３７に印加される場合、出力トラ
ンジスタ１２３がオフになり、出力トランジスタ
１２７がオンになつて、出力ノード１２４を低レ
ベルにし、出力ノード１２８を高レベルにする。
すなわち、出力ノード１２４と１２８は、信号源
１４０と１３９から供給された差動入力信号を複
製する。
第３差動入力回路１５０に供給された差動入力
信号が出力ノード１２４と１２８に現れるのが望
ましい場合、以下のシーケンスが行なわれる。選
択信号源１６６が、基準電圧源１６７より低く降
圧され、選択信号源１３３と１４４が基準電圧源
１６７より高く昇圧されると、電流源１３４と１
６９を通過する電流がそれぞれトランジスタ１３
１，１３２及び１４２，１４３ならびに抵抗器１
１５，１１６，１１８，１２９を流れる。このた
め、それぞれトランジスタ１２２，１２３，１２
６，１２７のベースの電位が低下し、これらのト
ランジスタはオフになる。トランジスタ１２２，
１２３，１２６，１２７がオフになると、信号源
１１９，１２０，１３９，１４０から供給された
差動入力信号が出力ポート１２４と１２８に現れ
ないようになる。
信号が出力ノード１２４と１２８に現れるのが望
ましい場合、以下のシーケンスが行なわれる。選
択信号源１６６が、基準電圧源１６７より低く降
圧され、選択信号源１３３と１４４が基準電圧源
１６７より高く昇圧されると、電流源１３４と１
６９を通過する電流がそれぞれトランジスタ１３
１，１３２及び１４２，１４３ならびに抵抗器１
１５，１１６，１１８，１２９を流れる。このた
め、それぞれトランジスタ１２２，１２３，１２
６，１２７のベースの電位が低下し、これらのト
ランジスタはオフになる。トランジスタ１２２，
１２３，１２６，１２７がオフになると、信号源
１１９，１２０，１３９，１４０から供給された
差動入力信号が出力ポート１２４と１２８に現れ
ないようになる。
信号源１５１と１５２からの差動入力信号（す
なわち、信号源１５１は高レベル、信号源１５２
は低レベル）が同時に差動入力トランジスタ１５
３と１５４に印加される場合、出力トランジスタ
１５９がオンになり、トランジスタ１５７がオフ
になつて、出力ノード１２４を低レベルにし、出
力ノード１２８を高レベルにする。すなわち、出
力ノード１２４と１２８は、信号源１５２と１５
３から供給された差動入力信号を複製する。こう
して、異なる差動入力回路１１０，１３５，１５
０に印加された差動入力信号が出力ノード１２４
と１２８に選択的に伝播される。
なわち、信号源１５１は高レベル、信号源１５２
は低レベル）が同時に差動入力トランジスタ１５
３と１５４に印加される場合、出力トランジスタ
１５９がオンになり、トランジスタ１５７がオフ
になつて、出力ノード１２４を低レベルにし、出
力ノード１２８を高レベルにする。すなわち、出
力ノード１２４と１２８は、信号源１５２と１５
３から供給された差動入力信号を複製する。こう
して、異なる差動入力回路１１０，１３５，１５
０に印加された差動入力信号が出力ノード１２４
と１２８に選択的に伝播される。
これらの回路は、クロツク・ドライバ・チツプ
を使用する場合や高性能アナログ信号マルチプレ
クサが必要な他の分野で特に適している。
を使用する場合や高性能アナログ信号マルチプレ
クサが必要な他の分野で特に適している。
したがつて、本発明は、出力段を切り替える制
御信号を使用し、スイツチングと入力信号とを分
離しながら、同時に高周波信号の迅速なスイツチ
ングを容易にする。それらの回路の出力は、低イ
ンピーダンス駆動をもたらすトランジスタ・エミ
ツタで利用でき、またカスケード接続して３つ以
上の信号用のマルチプレクサを形成することもで
きる。
御信号を使用し、スイツチングと入力信号とを分
離しながら、同時に高周波信号の迅速なスイツチ
ングを容易にする。それらの回路の出力は、低イ
ンピーダンス駆動をもたらすトランジスタ・エミ
ツタで利用でき、またカスケード接続して３つ以
上の信号用のマルチプレクサを形成することもで
きる。
当業者には明らかなように、こうした構成は
pnpトランジスタまたはnpnトランジスタあるい
はその両方の組合せならびに電界効果トランジス
タ構成を用いて作成できる。
pnpトランジスタまたはnpnトランジスタあるい
はその両方の組合せならびに電界効果トランジス
タ構成を用いて作成できる。
当業者なら容易に理解できるように、この回路
は高性能アナログ・チツプ、検査機器、インター
フエース機器、通信機器及びアナログ回路設計の
他の応用例を開発する際に使用できる。
は高性能アナログ・チツプ、検査機器、インター
フエース機器、通信機器及びアナログ回路設計の
他の応用例を開発する際に使用できる。
Ｆ 発明の効果
本発明の差動マルチプレクサ回路構成によれ
ば、複数の差動入力信号の１つを迅速に選択し、
共通の出力ポートに結合することができる。
ば、複数の差動入力信号の１つを迅速に選択し、
共通の出力ポートに結合することができる。
第１図は、２つの差動入力信号のうちの１つが
選択され出力端に供給される、本発明の差動マル
チプレクサ回路の概略図である。第２Ａ図と第２
Ｂ図は、３つの差動入力信号のうちの１つが選択
され、本発明の差動マルチプレクサ回路に供給さ
れる、本発明の差動マルチプレクサ回路の概略図
である。 １０，３５……差動入力回路、１１，１２，３
６，３７……信号入力トランジスタ、１３，３
４，３８……電流源、１５，１６，１８，２９…
…抵抗器、１７……入力電圧源、１９，２０，３
９，４０……信号入力手段、２１，２５……差動
出力回路、２２，２３，２６，２７……出力トラ
ンジスタ、２４，２８……出力ポート、３０，４
１……エミツタ結合スイツチング回路、３１，３
２，４２，４３……スイツチング・トランジス
タ、３３……基準電圧源、４４……選択信号源。
選択され出力端に供給される、本発明の差動マル
チプレクサ回路の概略図である。第２Ａ図と第２
Ｂ図は、３つの差動入力信号のうちの１つが選択
され、本発明の差動マルチプレクサ回路に供給さ
れる、本発明の差動マルチプレクサ回路の概略図
である。 １０，３５……差動入力回路、１１，１２，３
６，３７……信号入力トランジスタ、１３，３
４，３８……電流源、１５，１６，１８，２９…
…抵抗器、１７……入力電圧源、１９，２０，３
９，４０……信号入力手段、２１，２５……差動
出力回路、２２，２３，２６，２７……出力トラ
ンジスタ、２４，２８……出力ポート、３０，４
１……エミツタ結合スイツチング回路、３１，３
２，４２，４３……スイツチング・トランジス
タ、３３……基準電圧源、４４……選択信号源。
Claims (1)
- 【特許請求の範囲】 １ 各々、ベースに信号を入力してコレクタから
出力する１対のバイポーラ・トランジスタから成
る複数の差動入力回路と、 各々、各差動入力回路に関連したバイポーラ・
トランジスタから成り各差動入力回路に選択的に
結合される共通の１対の差動出力回路と、 各差動入力回路の一方のコレクタ出力電圧を一
方の差動出力回路の各関連トランジスタのベース
に供給すると共に他方のコレクタ出力電圧を他方
の差動出力回路の各関連トランジスタのベースに
供給するための複数の相互接続線と、 任意の１つの差動入力回路を共通の差動出力回
路に選択的に結合させるための各差動入力回路に
関連した複数のスイツチング・トランジスタ回路
と、 を備え、 上記各差動出力回路の各関連トランジスタは、
エミツタ共通結合された１対の各共通出力ポート
に差動出力を供給するように接続されており、 上記各スイツチング回路は、常時、導通して上
記各相互接続線及び低基準電位間に導電路を形成
して関連トランジスタのベース電位を非導通レベ
ルに維持する一方、選択時には、非導通状態に切
換つて上記導電路を遮断して選択差動入力回路に
対応する関連トランジスタのベース電位を導通レ
ベルに上昇させており、 常時、非選択差動入力回路を差動出力回路から
分離している信号選択回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/110,234 US4833421A (en) | 1987-10-19 | 1987-10-19 | Fast one out of many differential multiplexer |
| US110234 | 1987-10-19 |
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| Publication Number | Publication Date |
|---|---|
| JPH01122205A JPH01122205A (ja) | 1989-05-15 |
| JPH0561806B2 true JPH0561806B2 (ja) | 1993-09-07 |
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| JP63179346A Granted JPH01122205A (ja) | 1987-10-19 | 1988-07-20 | 信号選択回路 |
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| JP (1) | JPH01122205A (ja) |
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