JPH056218B2 - - Google Patents
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- JPH056218B2 JPH056218B2 JP5546886A JP5546886A JPH056218B2 JP H056218 B2 JPH056218 B2 JP H056218B2 JP 5546886 A JP5546886 A JP 5546886A JP 5546886 A JP5546886 A JP 5546886A JP H056218 B2 JPH056218 B2 JP H056218B2
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- control unit
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
〔概要〕
複数のチヤネルを共通に制御する第１のマイク
ロプロセツサを含む共通制御部と、各チヤネルを
個別に制御する個別マイクロプロセツサを含む個
別制御部とを有するチヤネル処理装置において、
各チヤネルに対して起動予約と起動取消の手段を
設けて、異なるチヤネルに対して連続的にIO命
令を発行することを可能としたチヤネル制御方式
である。
ロプロセツサを含む共通制御部と、各チヤネルを
個別に制御する個別マイクロプロセツサを含む個
別制御部とを有するチヤネル処理装置において、
各チヤネルに対して起動予約と起動取消の手段を
設けて、異なるチヤネルに対して連続的にIO命
令を発行することを可能としたチヤネル制御方式
である。
本発明は、一般の計算機システムにおけるチヤ
ネル処理装置内のマイクロプロセツサ間で、IO
命令の起動予約及び起動取消の方式に関するもの
である。
ネル処理装置内のマイクロプロセツサ間で、IO
命令の起動予約及び起動取消の方式に関するもの
である。
第７図はチヤネル処理装置を持つ一般の計算機
システムの概要を示す図である。第７図におい
て、１は中央処理装置、２は主記憶装置、３はチ
ヤネル処理装置、CHはチヤネル、IOは入出力装
置をそれぞれ示している。チヤネル処理装置３
は、中央処理装置１からの入出力命令を受信した
り、主記憶装置２のチヤネル指令語を読取つた
り、チヤネル指令語に従つてチヤネルCHを制御
したり、主記憶装置２に格納されているデータを
入出力装置IOに送つたり或いは入出力装置IOか
らのデータを主記憶装置２に格納したり、データ
終了時のステータスを主記憶装置２に格納した
り、中央処理装置１に入出力終了割込みをかけた
りするものである。
システムの概要を示す図である。第７図におい
て、１は中央処理装置、２は主記憶装置、３はチ
ヤネル処理装置、CHはチヤネル、IOは入出力装
置をそれぞれ示している。チヤネル処理装置３
は、中央処理装置１からの入出力命令を受信した
り、主記憶装置２のチヤネル指令語を読取つた
り、チヤネル指令語に従つてチヤネルCHを制御
したり、主記憶装置２に格納されているデータを
入出力装置IOに送つたり或いは入出力装置IOか
らのデータを主記憶装置２に格納したり、データ
終了時のステータスを主記憶装置２に格納した
り、中央処理装置１に入出力終了割込みをかけた
りするものである。
第８図は従来のチヤネル処理装置の概要を示す
図である。第８図において、４は記憶制御装置、
５は第１のチヤネル共通制御部、６は第２のチヤ
ネル共通制御部、７は個別制御部をそれぞれ示し
ている。符号５ないし７の部分はチヤネル処理装
置３の中に存在する。第１のチヤネル共通制御部
５は、命令の解読と実行（対CPU）、サブチヤネ
ルのロード／ストア（対MCU）、IO割込み（対
CPU）などを行うものである。第２の共通制御
部６は、IO命令の解析と実行、サブチヤネルの
ロード／ストア、主記憶装置２との間のデータ転
送、チヤネル指令語の読出し、IO割込み等の機
能を有している。個別制御部７は、１個のチヤネ
ルに対して１個設けられており、主にIOインタ
フエースのシーケンス制御を行う機能、IOイン
タフエースのタグ・イン信号のオン／オフを見て
タグ・アウト信号のオン／オフを行う機能、IO
インタフエースの解析を行う機能等を有してい
る。第１のチヤネル共通制御部５、第２のチヤネ
ル共通制御部６及び個別制御部７の中にはそれぞ
れマイクロプロセツサが存在する。
図である。第８図において、４は記憶制御装置、
５は第１のチヤネル共通制御部、６は第２のチヤ
ネル共通制御部、７は個別制御部をそれぞれ示し
ている。符号５ないし７の部分はチヤネル処理装
置３の中に存在する。第１のチヤネル共通制御部
５は、命令の解読と実行（対CPU）、サブチヤネ
ルのロード／ストア（対MCU）、IO割込み（対
CPU）などを行うものである。第２の共通制御
部６は、IO命令の解析と実行、サブチヤネルの
ロード／ストア、主記憶装置２との間のデータ転
送、チヤネル指令語の読出し、IO割込み等の機
能を有している。個別制御部７は、１個のチヤネ
ルに対して１個設けられており、主にIOインタ
フエースのシーケンス制御を行う機能、IOイン
タフエースのタグ・イン信号のオン／オフを見て
タグ・アウト信号のオン／オフを行う機能、IO
インタフエースの解析を行う機能等を有してい
る。第１のチヤネル共通制御部５、第２のチヤネ
ル共通制御部６及び個別制御部７の中にはそれぞ
れマイクロプロセツサが存在する。
従来技術においては、第１のチヤネル共通制御
部５のマイクロプロセツサと個別制御部７のマイ
クロプロセツサとの間に通信はマイクロ・コミユ
ニケーシヨンで行われており、このために時間が
かかる。なお、マイクロ・コミユニケーシヨンと
は、マイクロプログラムによるコミユニケーシヨ
ンを意味している。例えば、共通制御部５のマイ
クロプログラムをＫとし、各個別チヤネルのマイ
クロプログラムをC1，C2，…，Coとした場合、
IO命令がCoに発行されると、ＫはCoとの間の信
号の遣り取りを各マイクロプログラムの制御の下
で行う。例えば、第１のチヤネル共通制御部５が
或るチヤネルを指定して起動予約を発行すると、
個別制御部７は、マイクロプログラムにより、チ
ヤネル状態を調べ、入出力命令受付可能ならば、
マイクロプログラムにより、第１のチヤネル共通
制御部５に対して応答を返している。
部５のマイクロプロセツサと個別制御部７のマイ
クロプロセツサとの間に通信はマイクロ・コミユ
ニケーシヨンで行われており、このために時間が
かかる。なお、マイクロ・コミユニケーシヨンと
は、マイクロプログラムによるコミユニケーシヨ
ンを意味している。例えば、共通制御部５のマイ
クロプログラムをＫとし、各個別チヤネルのマイ
クロプログラムをC1，C2，…，Coとした場合、
IO命令がCoに発行されると、ＫはCoとの間の信
号の遣り取りを各マイクロプログラムの制御の下
で行う。例えば、第１のチヤネル共通制御部５が
或るチヤネルを指定して起動予約を発行すると、
個別制御部７は、マイクロプログラムにより、チ
ヤネル状態を調べ、入出力命令受付可能ならば、
マイクロプログラムにより、第１のチヤネル共通
制御部５に対して応答を返している。
本発明は、上記の考察に基づくものであつて、
第１のチヤネル共通制御部と個別制御部との間の
通信を高速で行い得るようになつたチヤネル制御
方式を提供することを目的としている。
第１のチヤネル共通制御部と個別制御部との間の
通信を高速で行い得るようになつたチヤネル制御
方式を提供することを目的としている。
そしてそのため本発明のチヤネル制御方式は、
計算機システムにおけるチヤネル処理装置におい
て、 複数のチヤネルを共通に制御する第１のマイク
ロプロセツサ１４を含むチヤネル共通制御部５
と、 各チヤネルの処理をチヤネル番号順に循環的に
個別に制御する個別マイクロプロセツサ１５を含
む個別制御部７と、 各チヤネルに対応するレジスタ要素８を有し、
各レジスタ要素８にチヤネル状態データを記憶す
るチヤネル状態記憶手段Ｓ１と、 各チヤネルに対応するレジスタ要素９を有し、
各レジスタ要素９にIO命令発行有無データを記
憶するIO命令発行記憶手段Ｓ２と、 各チヤネルに対応するレジスタ要素１０を有
し、各レジスタ１０に起動予約有無データを記憶
するチヤネル起動予約記憶手段Ｓ３と、 各チヤネルに対応するレジスタ要素１１を有
し、各レジスタ要素１１に命令コードを記憶する
命令コード記憶手段Ｓ４と を具備し、 個別制御部７はチヤネル状態記憶手段Ｓ１のレ
ジスタ要素８にチヤネル状態データを書き込み得
ると共に、チヤネル状態記憶手段Ｓ１のレジスタ
要素８のチヤネル状態データを読み取ることがで
き、 チヤネル共通制御部５はIO命令発行記憶手段
Ｓ２のレジスタ要素９にデータを書き込むことが
でき、個別制御部７はIO命令発行記憶手段Ｓ２
のレジスタ要素９のデータを読み取ることがで
き、チヤネル共通制御部５はチヤネル起動予約記
憶手段Ｓ３のレジスタ要素１０に起動予約有デー
タを書き込み得ると共に起動予約無データを書き
込むことができ、個別制御部７はチヤネル起動予
約記憶手段Ｓ３のレジスタ要素１０のデータを読
み取ることができ、 チヤネル共通制御部５は命令コード記憶手段Ｓ
４のレジスタ要素１１に命令コードを書き込むこ
とができ、個別制御部７は命令コード記憶手段Ｓ
４のレジスタ要素１１のデータを読み取ることが
でき、 個別制御部７は、チヤネル予約記憶手段Ｓ３の
或るレジスタ要素１０に起動予約有データが存在
することを検出した場合には、チヤネル状態記憶
手段Ｓ１の対応するレジスタ要素８のチヤネル状
態データを調べ、チヤネル状態データが入出力命
令受付可を示しておれば入出力命令受付可をチヤ
ネル共通制御部５に通知し、チヤネル状態データ
が入出力命令受付否を示しておれば入出力命令受
付否をチヤネル共通制御部５に通知するように構
成され、 チヤネル共通制御部５は、命令コード記憶手段
Ｓ４に命令コードがセツトされたと言う応答を確
認したときには、次のチヤネルに対する処理を開
始できるように構成されている ことを特徴とするものである。
計算機システムにおけるチヤネル処理装置におい
て、 複数のチヤネルを共通に制御する第１のマイク
ロプロセツサ１４を含むチヤネル共通制御部５
と、 各チヤネルの処理をチヤネル番号順に循環的に
個別に制御する個別マイクロプロセツサ１５を含
む個別制御部７と、 各チヤネルに対応するレジスタ要素８を有し、
各レジスタ要素８にチヤネル状態データを記憶す
るチヤネル状態記憶手段Ｓ１と、 各チヤネルに対応するレジスタ要素９を有し、
各レジスタ要素９にIO命令発行有無データを記
憶するIO命令発行記憶手段Ｓ２と、 各チヤネルに対応するレジスタ要素１０を有
し、各レジスタ１０に起動予約有無データを記憶
するチヤネル起動予約記憶手段Ｓ３と、 各チヤネルに対応するレジスタ要素１１を有
し、各レジスタ要素１１に命令コードを記憶する
命令コード記憶手段Ｓ４と を具備し、 個別制御部７はチヤネル状態記憶手段Ｓ１のレ
ジスタ要素８にチヤネル状態データを書き込み得
ると共に、チヤネル状態記憶手段Ｓ１のレジスタ
要素８のチヤネル状態データを読み取ることがで
き、 チヤネル共通制御部５はIO命令発行記憶手段
Ｓ２のレジスタ要素９にデータを書き込むことが
でき、個別制御部７はIO命令発行記憶手段Ｓ２
のレジスタ要素９のデータを読み取ることがで
き、チヤネル共通制御部５はチヤネル起動予約記
憶手段Ｓ３のレジスタ要素１０に起動予約有デー
タを書き込み得ると共に起動予約無データを書き
込むことができ、個別制御部７はチヤネル起動予
約記憶手段Ｓ３のレジスタ要素１０のデータを読
み取ることができ、 チヤネル共通制御部５は命令コード記憶手段Ｓ
４のレジスタ要素１１に命令コードを書き込むこ
とができ、個別制御部７は命令コード記憶手段Ｓ
４のレジスタ要素１１のデータを読み取ることが
でき、 個別制御部７は、チヤネル予約記憶手段Ｓ３の
或るレジスタ要素１０に起動予約有データが存在
することを検出した場合には、チヤネル状態記憶
手段Ｓ１の対応するレジスタ要素８のチヤネル状
態データを調べ、チヤネル状態データが入出力命
令受付可を示しておれば入出力命令受付可をチヤ
ネル共通制御部５に通知し、チヤネル状態データ
が入出力命令受付否を示しておれば入出力命令受
付否をチヤネル共通制御部５に通知するように構
成され、 チヤネル共通制御部５は、命令コード記憶手段
Ｓ４に命令コードがセツトされたと言う応答を確
認したときには、次のチヤネルに対する処理を開
始できるように構成されている ことを特徴とするものである。
第１図は本発明のチヤネル処理装置の１例の概
要を示す図である。第８図と同一符号は同一物を
表している。個別制御部７には16台のチヤネルが
接続されている。中央処理装置１が入出力命令を
発行すると、第１のチヤネル共通制御部５は、個
別制御部７に起動予約を送り、該当するチヤネル
の状態を調べてから入出力命令を個別制御部７に
送る。個別制御部７は、入出力命令を受け取る
と、これを第２のチヤネル共通制御部６に送り、
入出力命令と解析と実行を要求する。個別制御部
７は、その外にデータ転送やIO割込み、その他
の処理を第２のチヤネル共通制御部６に要求す
る。個別制御部７は、例えば第０タイミングでは
機番０のチヤネルを制御するためのマイクロ命令
を制御記憶から読出して実行し、第１タイミング
では機番１のチヤネルを制御するためのマイクロ
命令を制御記憶から読出して実行し、第Ｆタイミ
ングでは機番Ｆのチヤネルを制御するためのマイ
クロ命令を制御記憶から読出して実行し、次の第
０タイミングでは再び制御記憶から機番０のチヤ
ネルを制御するためのマイクロ命令を読出して実
行する。以下、同様である。
要を示す図である。第８図と同一符号は同一物を
表している。個別制御部７には16台のチヤネルが
接続されている。中央処理装置１が入出力命令を
発行すると、第１のチヤネル共通制御部５は、個
別制御部７に起動予約を送り、該当するチヤネル
の状態を調べてから入出力命令を個別制御部７に
送る。個別制御部７は、入出力命令を受け取る
と、これを第２のチヤネル共通制御部６に送り、
入出力命令と解析と実行を要求する。個別制御部
７は、その外にデータ転送やIO割込み、その他
の処理を第２のチヤネル共通制御部６に要求す
る。個別制御部７は、例えば第０タイミングでは
機番０のチヤネルを制御するためのマイクロ命令
を制御記憶から読出して実行し、第１タイミング
では機番１のチヤネルを制御するためのマイクロ
命令を制御記憶から読出して実行し、第Ｆタイミ
ングでは機番Ｆのチヤネルを制御するためのマイ
クロ命令を制御記憶から読出して実行し、次の第
０タイミングでは再び制御記憶から機番０のチヤ
ネルを制御するためのマイクロ命令を読出して実
行する。以下、同様である。
第２図は本発明における第１のチヤネル共通制
御部と個別制御部との間の通信を説明するための
図である。第２図において、Ｓ１はチヤネル状態
記憶手段、Ｓ２は命令発行記憶手段、Ｓ３はチヤ
ネル起動予約記憶手段、Ｓ４は命令コード記憶手
段、８ないし１１はレジスタ要素、１２はオペレ
ーシヨン・コード・レジスタ、１３は解読器、１
４は第１のマイクロプロセツサ、１５は個別マイ
クロプロセツサをそれぞれ示している。チヤネル
状態記憶手段Ｓ１は16個のレジスタ要素８を有
し、これらは直列接続され、シフトレジスタを構
成しており、レジスタ要素８の内容は１サイクル
毎に右方向にシフトされる。他の記憶手段Ｓ２，
Ｓ３，Ｓ４についても同様である。個別制御部７
は、左端のレジスタ要素８ないし１１の内容を読
み取り、第１のチヤネル共通制御部５は左端のレ
ジスタ要素９ないし１１にデータを書き込む。個
別制御部７は左端から３番目のレジスタ要素８に
データを書き込む。なお、レジスタ要素８ないし
１０はそれぞれ１ビツト構成であり、レジスタ要
素１１は命令コードを示す複数ビツトで構成され
ている。データを書き込むとは、レジスタ要素８
ないし１０についてはオン／オフを決定し、レジ
スタ要素１１については命令コードをデータとし
て書き込むことを意味している。第１のチヤネル
共通制御部５からチヤネル番号に同期してオペレ
ーシヨン・コードが発行され、オペレーシヨン・
コード・レジスタ１２にセツトされ、この内容は
解読器１３によつて解読される。解読結果に従つ
て左端のレジスタ要素９ないし１１の中の１個又
は複数個に対してオンの選択指示信号が送られ
る。選択指示信号がオンである左端のレジスタ要
素は、第１のチヤネル共通制御部５から送られて
来たデータを取込み、選択指示信号がオフである
左端のレジスタ要素は、右端のレジスタ要素の内
容を取込む。個別制御部７は、例えば機番０のチ
ヤネルに対する起動予約ビツトがオンになつたこ
とを検出すると、機番00のチヤネルの状態が入出
力命令受付可能ならば、第１の共通制御部５にそ
の旨応答を返す。
御部と個別制御部との間の通信を説明するための
図である。第２図において、Ｓ１はチヤネル状態
記憶手段、Ｓ２は命令発行記憶手段、Ｓ３はチヤ
ネル起動予約記憶手段、Ｓ４は命令コード記憶手
段、８ないし１１はレジスタ要素、１２はオペレ
ーシヨン・コード・レジスタ、１３は解読器、１
４は第１のマイクロプロセツサ、１５は個別マイ
クロプロセツサをそれぞれ示している。チヤネル
状態記憶手段Ｓ１は16個のレジスタ要素８を有
し、これらは直列接続され、シフトレジスタを構
成しており、レジスタ要素８の内容は１サイクル
毎に右方向にシフトされる。他の記憶手段Ｓ２，
Ｓ３，Ｓ４についても同様である。個別制御部７
は、左端のレジスタ要素８ないし１１の内容を読
み取り、第１のチヤネル共通制御部５は左端のレ
ジスタ要素９ないし１１にデータを書き込む。個
別制御部７は左端から３番目のレジスタ要素８に
データを書き込む。なお、レジスタ要素８ないし
１０はそれぞれ１ビツト構成であり、レジスタ要
素１１は命令コードを示す複数ビツトで構成され
ている。データを書き込むとは、レジスタ要素８
ないし１０についてはオン／オフを決定し、レジ
スタ要素１１については命令コードをデータとし
て書き込むことを意味している。第１のチヤネル
共通制御部５からチヤネル番号に同期してオペレ
ーシヨン・コードが発行され、オペレーシヨン・
コード・レジスタ１２にセツトされ、この内容は
解読器１３によつて解読される。解読結果に従つ
て左端のレジスタ要素９ないし１１の中の１個又
は複数個に対してオンの選択指示信号が送られ
る。選択指示信号がオンである左端のレジスタ要
素は、第１のチヤネル共通制御部５から送られて
来たデータを取込み、選択指示信号がオフである
左端のレジスタ要素は、右端のレジスタ要素の内
容を取込む。個別制御部７は、例えば機番０のチ
ヤネルに対する起動予約ビツトがオンになつたこ
とを検出すると、機番00のチヤネルの状態が入出
力命令受付可能ならば、第１の共通制御部５にそ
の旨応答を返す。
第３図はサブチヤネルががビジーの場合の第１
のチヤネル共通制御部及び個別制御部の動作を示
す図である。いま、中央処理装置１がSTART
IO FAST RELEASE 命令を発行したと仮定す
ると、第１のチヤネル共通制御部５は指定された
チヤネル（例えば機番０）の起動予約を行い、こ
れと同時に主記憶装置２に対して該当するサブチ
ヤネル（入出力命令で指定された）のロードを要
求する。起動予約を検出すると、個別マイクロプ
ロセツサ１５は機番０のチヤネルの状態が、入出
力命令受付可能ならば、第１の共通制御部５にそ
の旨応答する。命令受付不可能ならばその旨応答
する。主記憶装置２から読出したサブチヤネルが
ビジーを示しておれば、第１のチヤネル共通制御
部５は機番０のチヤネルで定めれるタイミングで
チヤネル起動予約記憶手段Ｓ３に論理「０」を書
込む。この論理「０」は起動予約の取消を意味し
ている。
のチヤネル共通制御部及び個別制御部の動作を示
す図である。いま、中央処理装置１がSTART
IO FAST RELEASE 命令を発行したと仮定す
ると、第１のチヤネル共通制御部５は指定された
チヤネル（例えば機番０）の起動予約を行い、こ
れと同時に主記憶装置２に対して該当するサブチ
ヤネル（入出力命令で指定された）のロードを要
求する。起動予約を検出すると、個別マイクロプ
ロセツサ１５は機番０のチヤネルの状態が、入出
力命令受付可能ならば、第１の共通制御部５にそ
の旨応答する。命令受付不可能ならばその旨応答
する。主記憶装置２から読出したサブチヤネルが
ビジーを示しておれば、第１のチヤネル共通制御
部５は機番０のチヤネルで定めれるタイミングで
チヤネル起動予約記憶手段Ｓ３に論理「０」を書
込む。この論理「０」は起動予約の取消を意味し
ている。
第４図はサブチヤネルが使用可能で且つチヤネ
ルがアイドルの場合の第１のチヤネル共通制御部
及び個別制御部の動作を示す図である。個別制御
部が入出力命令受付可能であり且つ該当するサブ
チヤネルが使用可能であることが判ると、第１の
チヤネル共通制御部５は、機番０のチヤネルで定
められるタイミングでIO命令発行記憶手段Ｓ２
に論理「１」をセツトし、同時に入出力命令を命
令コード記憶手段Ｓ４にセツトする。なお、個別
制御部７のマイクロプログラムは状態表示を予め
セツトしておく。第１のチヤネル共通制御部５
は、命令コード記憶手段Ｓ４に命令コードがセツ
トされたと言う応答を確認すれば、次のチヤネル
に対する処理を開始することが出来る。個別制御
部７は、機番０のチヤネルに対する入出力命令が
セツトされたことが判ると、第２のチヤネル共通
制御部６に対して入出力命令の解析と実行を要求
する。
ルがアイドルの場合の第１のチヤネル共通制御部
及び個別制御部の動作を示す図である。個別制御
部が入出力命令受付可能であり且つ該当するサブ
チヤネルが使用可能であることが判ると、第１の
チヤネル共通制御部５は、機番０のチヤネルで定
められるタイミングでIO命令発行記憶手段Ｓ２
に論理「１」をセツトし、同時に入出力命令を命
令コード記憶手段Ｓ４にセツトする。なお、個別
制御部７のマイクロプログラムは状態表示を予め
セツトしておく。第１のチヤネル共通制御部５
は、命令コード記憶手段Ｓ４に命令コードがセツ
トされたと言う応答を確認すれば、次のチヤネル
に対する処理を開始することが出来る。個別制御
部７は、機番０のチヤネルに対する入出力命令が
セツトされたことが判ると、第２のチヤネル共通
制御部６に対して入出力命令の解析と実行を要求
する。
第５図はチヤネルのアイドル時における個別制
御部のマイクロフローを示す図である。
御部のマイクロフローを示す図である。
起動予約状態か否かを調べ、オフのときは
の処理を行い、オンのときはの処理を行う。
の処理を行い、オンのときはの処理を行う。
IO要求があるか否か（例えばREQUEST
IN信号がオンか否か）を調べ、Noのときは
の処理に戻り、Yesのときはの処理を行う。
IN信号がオンか否か）を調べ、Noのときは
の処理に戻り、Yesのときはの処理を行う。
IO処理を行う。
IO命令の実行か否かを調べ、オンのときは
の処理を行い、オフのときはの処理を行
う。
の処理を行い、オフのときはの処理を行
う。
IO命令を実行する。
起動予約状態か否かを調べ、オンのときは
の処理に戻り、オフのときはの処理に戻る。
の処理に戻る場合が起動予約の取消しを意味
する。
の処理に戻り、オフのときはの処理に戻る。
の処理に戻る場合が起動予約の取消しを意味
する。
第６図はチヤネルのビジー時における個別制
御部のマイクロフローを示す図である。
御部のマイクロフローを示す図である。
起動予約状態か否かを調べ、オフのときは
の処理を行い、オンのときはの処理を行う。
の処理を行い、オンのときはの処理を行う。
IO終了か否かを調べる。Noのときはの処
理に戻り、Yesのときはの処理を行う。
理に戻り、Yesのときはの処理を行う。
IO終了処理を行う。
IO命令の実行か否かを調べ、オンのときは
の処理を行い、オフのときはの処理を行
う。
の処理を行い、オフのときはの処理を行
う。
IO命令を実行する。
起動予約状態か否かを調べ、オンのときは
の処理に戻り、オフのときはの処理に戻る。
の処理に戻る場合が起動予約の取消しを意味
する。
の処理に戻り、オフのときはの処理に戻る。
の処理に戻る場合が起動予約の取消しを意味
する。
以上の説明から明らかなように、本発明によれ
ば、第１のチヤネル共通制御部と個別制御部との
間に、チヤネル状態表示記憶手段、IO命令発行
記憶手段、チヤネル起動予約記憶手段及び命令コ
ード記憶手段を各チヤネル対応に設けてあるの
で、起動予約及びその取消しを簡単に行い得ると
共に、異なるチヤネルに対して連続的にIO命令
を発行することが可能となる。
ば、第１のチヤネル共通制御部と個別制御部との
間に、チヤネル状態表示記憶手段、IO命令発行
記憶手段、チヤネル起動予約記憶手段及び命令コ
ード記憶手段を各チヤネル対応に設けてあるの
で、起動予約及びその取消しを簡単に行い得ると
共に、異なるチヤネルに対して連続的にIO命令
を発行することが可能となる。
第１図は本発明のチヤネル処理装置の１例の概
要を示す図、第２図は本発明における第１のチヤ
ネル共通制御部と個別制御部との間の通信を説明
するための図、第３図はサブチヤネルがビジーの
場合の第１のチヤネル共通制御部及び個別制御部
の動作を示す図、第４図はサブチヤネルが使用可
能で且つチヤネルがアイドルの場合の第１のチヤ
ネル共通制御部及び個別制御部の動作を示す図、
第５図はチヤネルのアイドル時における個別制御
部のマイクロフローを示す図、第６図はチヤネル
のビジー時における個別制御部のマイクロフロー
を示す図、第７図はチヤネル処理装置を持つ一般
の計算機システムの概要を示す図、第８図は従来
のチヤネル処理装置の概要を示す図である。 １……中央処理装置、２……主記憶装置、３…
…チヤネル処理装置、４……記憶制御装置、５…
…第１のチヤネル共通制御部、６……第２のチヤ
ネル共通制御部、７……個別制御部、８ないし１
１……レジスタ要素、１２……オペレーシヨン・
コード・レジスタ、１３……解読器、１４……第
１のマイクロプロセツサ、１５……個別マイクロ
プロセツサ、Ｓ１……チヤネル状態記憶手段、Ｓ
２……IO命令発行記憶手段、Ｓ３……チヤネル
起動予約記憶手段、Ｓ４……命令コード記憶手
段。
要を示す図、第２図は本発明における第１のチヤ
ネル共通制御部と個別制御部との間の通信を説明
するための図、第３図はサブチヤネルがビジーの
場合の第１のチヤネル共通制御部及び個別制御部
の動作を示す図、第４図はサブチヤネルが使用可
能で且つチヤネルがアイドルの場合の第１のチヤ
ネル共通制御部及び個別制御部の動作を示す図、
第５図はチヤネルのアイドル時における個別制御
部のマイクロフローを示す図、第６図はチヤネル
のビジー時における個別制御部のマイクロフロー
を示す図、第７図はチヤネル処理装置を持つ一般
の計算機システムの概要を示す図、第８図は従来
のチヤネル処理装置の概要を示す図である。 １……中央処理装置、２……主記憶装置、３…
…チヤネル処理装置、４……記憶制御装置、５…
…第１のチヤネル共通制御部、６……第２のチヤ
ネル共通制御部、７……個別制御部、８ないし１
１……レジスタ要素、１２……オペレーシヨン・
コード・レジスタ、１３……解読器、１４……第
１のマイクロプロセツサ、１５……個別マイクロ
プロセツサ、Ｓ１……チヤネル状態記憶手段、Ｓ
２……IO命令発行記憶手段、Ｓ３……チヤネル
起動予約記憶手段、Ｓ４……命令コード記憶手
段。
Claims (1)
- 【特許請求の範囲】 １ 計算機システムにおけるチヤネル処理装置に
おいて、 複数のチヤネルを共通に制御する第１のマイク
ロプロセツサ１４を含むチヤネル共通制御部５
と、 各チヤネルの処理をチヤネル番号順に循環的に
個別に制御する個別マイクロプロセツサ１５を含
む個別制御部７と、 各チヤネルに対応するレジスタ要素８を有し、
各レジスタ要素８にチヤネル状態データを記憶す
るチヤネル状態記憶手段Ｓ１と、 各チヤネルに対応するレジスタ要素９を有し、
各レジスタ要素９にIO命令発行有無データを記
憶するIO命令発行記憶手段Ｓ２と、 各チヤネルに対応するレジスタ要素１０を有
し、各レジスタ１０に起動予約有無データを記憶
するチヤネル起動予約記憶手段Ｓ３と、 各チヤネルに対応するレジスタ要素１１を有
し、各レジスタ要素１１に命令コードを記憶する
命令コード記憶手段Ｓ４と を具備し、 個別制御部７はチヤネル状態記憶手段Ｓ１のレ
ジスタ要素８にチヤネル状態データを書き込み得
ると共に、チヤネル状態記憶手段Ｓ１のレジスタ
要素８のチヤネル状態データを読み取ることがで
き、 チヤネル共通制御部５はIO命令発行記憶手段
Ｓ２のレジスタ要素９にデータを書き込むことが
でき、個別制御部７はIO命令発行記憶手段Ｓ２
のレジスタ要素９のデータを読み取ることがで
き、 チヤネル共通制御部５はチヤネル起動予約記憶
手段Ｓ３のレジスタ要素１０に起動予約有データ
を書き込み得ると共に起動予約無データを書き込
むことができ、個別制御部７はチヤネル起動予約
記憶手段Ｓ３のレジスタ要素１０のデータを読み
取ることができ、 チヤネル共通制御部５は命令コード記憶手段Ｓ
４のレジスタ要素１１に命令コードを書き込むこ
とができ、個別制御部７は命令コード記憶手段Ｓ
４のレジスタ要素１１のデータを読み取ることが
でき、 個別制御部７は、チヤネル予約記憶手段Ｓ３の
或るレジスタ要素１０に起動予約有データが存在
することを検出した場合には、チヤネル状態記憶
手段Ｓ１の対応するレジスタ要素８のチヤネル状
態データを調べ、チヤネル状態データが入出力命
令受付可を示しておれば入出力命令受付可をチヤ
ネル共通制御部５に通知し、チヤネル状態データ
が入出力命令受付否を示しておれば入出力命令受
付否をチヤネル共通制御部５に通知するように構
成され、 チヤネル共通制御部５は、命令コード記憶手段
Ｓ４に命令コードがセツトされたと言う応答を確
認したときには、次のチヤネルに対する処理を開
始できるように構成されている ことを特徴とするチヤネル制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5546886A JPS62212756A (ja) | 1986-03-13 | 1986-03-13 | チヤネル制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5546886A JPS62212756A (ja) | 1986-03-13 | 1986-03-13 | チヤネル制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62212756A JPS62212756A (ja) | 1987-09-18 |
| JPH056218B2 true JPH056218B2 (ja) | 1993-01-26 |
Family
ID=12999433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5546886A Granted JPS62212756A (ja) | 1986-03-13 | 1986-03-13 | チヤネル制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62212756A (ja) |
-
1986
- 1986-03-13 JP JP5546886A patent/JPS62212756A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62212756A (ja) | 1987-09-18 |
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