JPS62285544A - デ−タ伝送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は、情報を伝送する伝送路と、この伝送路に接続
され情報の授受を行う複数の装置とを有するデータ伝送
システムに関する。特に、システムの状態のモニタリン
グと蓄積（以下、トレースという。）機能のあるプログ
ラムを実行することができるデータ伝送装置に関する。

〔概要〕

複数個のデータ伝送装置のひとつでトレースプログラム
を実行させる手段において、 ファームウェアをアクセスするアドレスと−敗する特定
のアドレスにブランチする機能を外部からのコマンドで
操作することにより、 あらかじめ格納されているプログラムの内容を変えるこ
となく、トレース機能を必要とするときにトレースプロ
グラムを実行することができるようにしたものである。

〔従来の技術〕

従来、あらゆる条件のトレース機能をサポートする場合
に、一般には常に使う必要がなくてもあらかじめ装置に
内蔵されるプログラムに格納しておく方法が知られてい
る。

〔発明が解決しようとする問題点〕

このような従来の方法では、常に使う必要がなくても内
蔵されているプログラムにあらかじめ格納しなければな
らないので、プログラムのステップ数が増大し、また、
通常のプログラム処理の性能が低下するなどの欠点があ
る。また、続出専用記憶装置にプログラムが書き込まれ
ている場合に、ユーザが運用中や保守時に特定のところ
でプログラムのトレースを取りたいときはあらかじめ装
置に内蔵されているプログラムにトレース機能がついて
いないので、まったくトレースが取れない問題点があっ
た。

本発明はこのような欠点を除去するもので、あらかじめ
内蔵されたプログラムを変更することなく、トレース機
能を必要とするときに通常のデータ転送と全（同じ方法
でトレース機能のあるプログラムを実行することができ
るデータ伝送方式を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、情報を伝送する伝送路と、この伝送路に接続
され情報の授受を行う複数のデータ伝送装置とを備え、
上記データ伝送装置は、第１のデータ伝送装置から上記
伝送路を介して第２のデータ伝送装置にプログラムをロ
ードする手段を備えたデータ伝送方式において、上記デ
ータ伝送装置は、複数個の任意の値を設定する設定手段
と、この設定手段で設定した値毎に有効であるか否を指
示する有効手段とを備え、プログラムを実行している上
記第２のデータ伝送装置がこのプログラムをアクセスす
るアドレスと上記設定手段によって設定した値と一敗し
かつ上記有効手段が有効な場合に上記有効手段に対応し
た特定のアドレスにサブルーチンコールし得る構成であ
ることを特徴とする。

また、上記データ伝送装置は上記有効手段を有効または
無効にする手段を含んでもよい。

さらに、上記データ伝送装置は上記有効手段の状態を読
み取る手段を含んでもよい。

〔作用〕

複数のデータ伝送装置のうちの第１の装置から第２の装
置にプログラムをロードする。また、任意の値を複数個
設定し、この設定した値毎に有効かどうかを有効手段で
示す。プログラムを実行している第２の装置がそのプロ
グラムをアクセスするアドレスと設定した値と一致しか
つ有効手段が有効な場合に、有効手段に対応した特定の
アドレスにサブルーチンコールする。これにより、プロ
グラムをアクセスするアドレスと設定した値と一致する
と特定のアドレスにブランチする機能を外部からのコマ
ンドにより操作することができる。

また、有効手段を有効または無効にすることもできる。

さらに、有効手段の状態を複数の装置のいずれかでも読
み取れることもできる。

〔実施例〕

以下、本発明実施例方式を図面に基づいて説明する。

第１図は本発明実施例方式の構成を示すブロック構成図
である。このデータ伝送システムは複数のデータ伝送装
置１〜４とループ状の伝送路１１〜１４とから構成され
ている。

第２図は第１図に示すデータ伝送装置の構成を示すブロ
ック構成図である。この第２図で第１図と同一符号のも
のは相当部分を示し、データ伝送装置１〜４は、それぞ
れ伝送路制御回路２１と、この伝送路制御回路２１を制
御し各種情報の授受を行うプロセッサ２２と、データバ
ス２３と、伝送路制御回路２１を制御する制御信号を伝
送する信号線群２４と、割込信号をプロセッサ２２に送
出する割込線２５とから構成される装置 第３図はこの第２図に示すプロセッサ２２にかかわる部
分の詳細を示すブロック構成図である。この第３図で第
２図と同一符号のものは相当部分を１　　　　　　示し
、プロセッサ２２は、マイクロ命令アドレスレジスタ３
１と、比較制御回路３３と、書込みと読出しが可能な記
憶装置（以下、ＲＡＭという。）３７と、続出専用の記
憶装置（以下、ＲＯＭという。）３８と、ブランチマイ
クロ命令の内容を示す値で下二桁は比較制御回路３３か
らＤＣ，とＤＣ，とを入力とする定数３９と、セレクタ
４０と、このセレクタ４０の出力を入力とするマイクロ
命令レジスタ４１と、ブランチを実行するマイクロ命令
は次のサイクルで読出されるマイクロ命令を実行しない
構成であるマイクロプログラム制御回路４２とから構成
されている。

第３図で、符号ＳＳ２およびＳ　Ｓ　ｘはそれぞれマイ
クロ命令アドレスレジスタ３１の上位１ビツトおよび比
較制御回路３３からセレクタ４０に供給されるセレクト
信号を示し、符号ＯＤ、およびＯＤ２はそれぞれＲＡＭ
３７およびＲＯＭ３８からセレクタ４０に供給される出
力データを示す。さらに、符号２６はマイクロ命令レジ
スタ４１の出力データ、符号２７はマイクロ命令アドレ
スレジスタ３１の出力データ、符号２８はマイクロ命令
アドレスレジスタ３１の入力データを示す。なおセレク
タ４０はｓｓｚ’＝。

かつＳＳ、＝Ｏの場合は出力データＯＤ、をセレクトし
、５ＳＺ＝１かつＳＳ：＋＝０の場合は出力データＯＤ
、をセレクトし、ＳＳ、＝Ｏか”）Ｓ　５ｉ＝１または
５ｓ２＝ｔかつ５Ｓ３＝１の場合は定数３９をセレクト
する。

第４図は第３図に示す比較制御回路３３にかがわる部分
の詳細を示すブロック構成図である。この第４図で、第
２図または第３図と同一符号のものは相当部分を示し、
比較制御回路３３は、マイクロ命令アドレスレジスタ３
１と一致したい内容を四個介入れることのできるアソシ
アティブメモリ３２と、アソシアティブメモリメモリ３
２をアクセスするアドレスレジスタ５１（アドレスは０
〜３である）と、アドレスレジスタ５１のアドレスＯ〜
３の各々に書込まれたアソシアティブメモリ３２の内容
とマイクロ命令アドレスレジスタ３１の内容とが一敗し
たときにそれぞれ個別に発生する信号Ｃ８０〜Ｃ３３を
有効にする起動レジスタ３４と、この起動レジスタ３４
の出力と信号Ｃ３Ｏ〜ＣＳ　３を人力としこれらの両人
力の論理積をとるアンド回路３５と、アンド回路３５か
らの信号を人力とし一敗信号Ｃ８ｏ〜Ｃ３，を１サイク
ル間セットするフリップフロップ６１〜６４と、フリッ
プフロップ６１〜６４の出力信号の論理和をとり信号Ｓ
Ｓ３を出力するオア回路３６と、フリップフロップ６１
〜６４の出力信号をエンコードした信号ＤＣ，およびＤ
Ｃ，を出力するエンコーダ５３と、起動レジスタ３４を
読取るドライバフェとから構成されている。

ここで、フリップフロップ６１がセットされると（ＤＣ
Ｏ、Ｄｃ＋　）　工（０、Ｏ） になり、フリップフロップ６２がセットされると（ＤＣ
，、ＤＣ，）＝　（０，１） になり、フリップフロップ６３がセットされると（ＤＣ
，、ＤＣ，）＝　（１，０） になり、フリップフロップ６４がセントされると（ＤＣ
ｏ　　、ＤＣＩ　　）＝　　（１、１）になる。

第５図は本発明に適用されるフレームの形式を示す説明
図である。伝送路１１〜１４（第１図参照）に流れるフ
レームは、ｒｏ１１’１ｌｌｌＯＪを示すフラグパター
ンＦと、送信先のアドレスを示す送信先アドレスＤＡと
、送信元のアドレスを示す送信元アドレスＳＡと、制御
情報Ｃと、データ情報Ｉと、フレームチェックシーケン
スで巡回冗長検査を行う検査ビットＦＣ３とから構成さ
れている。なお、データ情報■はフレームの構成の一部
としては省−略されることもある。

次に、第２図に示す実施例の動作を第１図、第３図、第
４図および第５図を参照して説明する。

いま、第１図に示すデータ伝送装置４がデータ伝送装置
１から特定の処理ルーチンに対するトレース情報を取り
たいとする。

まず、データ伝送装置４はトレース情報を取るためのプ
ログラムを含んだ内容を第５図に示すフレームのフォー
マットに従ってデータ伝送装置１宛にコマンドＡＯとし
て送信する。データ伝送装置１の伝送路制御回路２１（
第２図参照）がコマンドＡＯのフレームを受信すると、
伝送路制御回路２１内の図示しないバッファにこのフレ
ームを書込み、割込線２５の割込信号を発生させてプロ
セッサ２２に知らせる。

このプロセ・フサ２２内の第３図に示すマイクロプログ
ラム制御回路４２は割込信号により第２図に示す伝送路
制御回路２１内のバッファを信号線群２４とデータバス
２３を通じて第５図に示すフレーム内の制御情報Ｃを読
取ることによりコマンドＡＯと解釈し、さらにフレーム
内にあるデータ情報■を信号線群２４とデータバス２３
を介してＲＡＭ３７に書込み、コマンドＡＯの動作を終
了する。ここで、このＲＡＭ３７に書込まれたプログラ
ムを以下ファームウェアＦＯという。

このようにして、データ伝送装置４がデータ伝送装置１
のＲＡＭ３７にファームウェアＦＯを書込んだ後に、比
較制御回路３３内のアドレスレジスタ５１、アソシアテ
ィブメモリ３２および起動レジスタ３４にセットしたい
情報をコマンドＡＯを送信したいときと同じ方法でコマ
ンドＢＱによりデータ伝送装置１に送出する。データ伝
送装置１の伝送路制御回路２１がコマンドＢＯのフレー
ムを受信すると、割込綿２５の割込信号を発生させてプ
ロセッサ２２に知らせる。プロセッサ２２内のマイクロ
プログラム制御回路４２は割込信号により伝送路制御回
路２１のバッファをアクセスし、フレーム内の制御情報
Ｃを読取ることによりコマンドＢＯと解釈し、フレーム
内にあるデータ情報■に基づいて信号線群２４とデータ
バス２３を通じてアドレスレジスタ５１に「０」の値を
セフ）し、データ伝送装置４により指定された値（以下
、ｒＸＯＪという。）をアソシアティブメモリ３２にセ
ットし、さらに起動レジスタ３４のビット０に論理値「
１」をセットしてコマンドＢＯの動作を終了する。

さらに、データ伝送装置４はトレース情報を取るための
ファームウェアを含んだ内容のフレームであるコマンド
Ａ１をコマンドＡＯと同じ方法でデータ伝送装置１に送
りＲＡ　Ｍ　３７に書込む。このときにＲＡＭ３７に書
込まれたプログラムを以下ファームウェアＦ１という。

この後に、データ伝送装置４がデータ伝送装置１内のア
ソシアティブメモリ３２のアドレス１にセットしたい情
報を書込むためにコマンドＢ１をデータ伝送装置１に転
送する。コマンドＢ１の実行で書込まれる値をｒＸＩＪ
とすると、アソシアティブメモリ３２のアドレス「１」
の内容がコマンドＢＯの実行時と同じ方法で［ｘｌ」の
値にセントされ、起動レジスタ３４のビット１が論理値
「１」にセットされてコマンドＢ１の動作を終了する。

このようにデータ伝送装置１は、起動レジスタ３４のビ
ット０とビットｌとにセットされて本来のマイクロ命令
実行処理中にマイクロ命令アドレスレジスタ３１の値が
「ＸＯ」の値になると、アソシアイプメモリ３２の出力
信号線に得られる一致信号ＣＳ　ｏがオンになり、さら
に、アンド回路３５の出力信号線に得られる一致信号が
オンになり、フリップフロップ６１が１サイクルの間オ
ンになるので、オア゛回路３６により５Ｓｚ＝１になり
、このときの下２ビットはエンコーダ５３によりビット
単位で「００」になる。セレクタ４０は定数３９を強制
的にセレクトし、定数３９がマイクロ命令レジスタ４１
にセ・７トされる。ただし、この）１１ツブフロツプ６
１が１サイクル間オンの間はアドレスのカウントアンプ
は抑止される。さらに、マイクロプログラム制御回路４
２内でそのマイクロ命令（定数３９）を実行すると、現
在のマイクロ命令アドレスレジスタ３１の値ｒ］ｌの次
にアクセスするアドレスは図外のマイクロプログラム制
御回路４２内のレジスタにホールドされ、さらにマイク
ロ命令アドレスレジスタ３１にコマンドＡＯによりＲＡ
Ｍ３７に書込まれたファームウェアＦＯの先頭のアドレ
ス（以下、ＭＯという。）がセットされてファームウェ
アＦＯが実行される。

このようにして一連のプログラムが実行されると、マイ
クロプログラム制御回路４２内のレジスタにホールドさ
れた値をマイクロ命令アドレスレジスタ３１にセットす
る命令Ｅを実行して元のアドレスに戻る。

以上の動作を第６図のタイムチャートに示す。

この第６図で（ａ）はマイクロ命令アドレスレジスタ３
１、（ｂ）はマイクロ命令レジスタ４１、（Ｃ）はアソ
シアティブメモリ３２の各タイムシーケンスを示したも
のであり、（ｄ）はアンド回路３５の出力であるセレク
ト信号ＦＳ、を示し、（ｅ）はフリップフロップ６１、
　（ｆ）はセレクタ４０、　（ｇ）はマイクロプログラ
ム制御回路４２内のレジスタ、（ｈ）はＮＯＰ動作（実
行しない動作）の各タイムシーケンスを示す。

すなわち、データ伝送装置４がデータ伝送装置１に書込
まれたファームウェアＦＯをサブルーチンコールとして
実行し、データ伝送装置１の起動フリップフロップ３４
がリセットされない限りマイクロ命令アドレスレジスタ
３１の値がＸになるたびにファームウェアＦＯが実行さ
れ、目的とするマイクロアドレスレベルのトレースがと
れる。さらに、あらかじめデータ伝送装置１に格納され
ているプログラムを変更する必要がないので、運用上の
混乱を起こさない。

また、この実施例では、ファームウェアＦＯの内容はフ
ァームウェアＦＯが実行されるたびにデータ伝送装置１
内で処理されたコマンドをＲＡＩＩＭエリアに順番に格
納してゆく処理と、ファームウェアＦＯの処理回数をＲ
ＡＭエリアに格納する機能を備えている。この格納され
たＲＡＭ３７の内容をデータ伝送装置４からのコマンド
Ｃにより読取ることができる。例えば、データ伝送装置
４がデータ伝送装置１に対してコマンドＣを転送すると
、データ伝送装置１の伝送路制御回路２１がコマンドＣ
のフレームを受信し、割込線２５の割込信号を発生させ
、プロセッサ２２に知らせる。そして、プロセ・フサ２
２内のマイクロプログラム制御回路４２はこの割込信号
に基づきフレーム内の制御情報Ｃを読取ることによりコ
マンドＣと解釈し、ＲＡＭ３７内にあるトレース情報を
データバス２３を介して伝送路制御回路２１に送る。さ
らに、このマイクロプログラム制御回路４２が第５図に
示すフレームのフォーマットにしたがって伝送路制御回
路２１を起動して、フラグパターンＦ２送信先アドレス
ＤＡ、送信元アドレスＳＡ、制御情報Ｃ、データ情報■
、検査ビットＦＣ３，フラグパターンＦの順にデータ伝
送装置１宛に送る。

また、起動レジスタ３４の内容も読取ることもできる。

例えば、データ伝送装置４がデータ伝送装置１に対して
コマンドＤを転送すると、データ伝送装置１の伝送路制
御回路２１がコマンドＤのフレームを受信し、割込線２
５の割込信号を発生させてプロセッサ２２に知らせる。

プロセッサ２２内のマイクロプログラム制御回路４２は
この割込信号によりフレームの内容を読取り、フレーム
内の制御情報Ｃを読取ることによりコマンドＣと解釈し
、起動レジスタ３４の内容をドライバ７１を通りデータ
バス２３を介して伝送路制御回路２１に送る。さらに、
このマイクロプログラム制御回路４２が第５図に示すフ
レームのフォーマットにしたがって伝送路制御回路２１
を起動して、フラグパターンＦ、送信先アドレスＤＡ、
送信元アドレスＳＡ、制御情報Ｃ、データ情報■、検査
ビットＦＣ３、フラグパターンＦの順にデータ伝送装置
１宛に送る。このように起動レジスタ３４の内容が読取
ることができるので、各装置が他の装置のプログラムの
状態を知ることができる。

以上ファームウェアＦＯが実行される場合を説明したが
、マイクロ命令実行中にマイクロ命令アドレスＣジスタ
３１とアソシアティブメモリ３２のアドレス「１」に書
込まれた内容とが一致すると、マイクロ命令アドレスレ
ジスタ３１とアソシアティブメモリ３２のアドレス「０
」に書込まれた内容とが一致したときと同じ動作でファ
ームウェアＦ１が実行される。ところが、定数３９の下
２ビットは「Ｏｌｌ」になり、ファームウェアＦＯ実行
時にブランチするアドレスと違うので、ファム−ウェア
Ｆ１はファームウェアＦＯと別に実行することができる
。

また、トレースの機能を行う必要がなくなったときには
、データ伝送装置４からコマンドＥをデータ伝送装置１
に送る。このコマンドＥをデータ伝送装置１内の伝送路
制御回路２１（第２図参照）が受信すると、割込線２５
の割込信号を発生させてプロセッサ２２に知らせる。こ
のプロセッサ２２内のマイクロプログラム制御回路４２
はこの割込信号によりデータバス２３を介してフレーム
の内容を読取り、フレーム内の制御情報Ｃを読取ること
によりコマンドＥと解釈し、起動レジスタ３４をビット
単位毎にデータ情報ｌに従ってリセットしてコマンドＥ
の処理を終了する。したがって、起動レジスタがオール
「０」の場合はマイクロ命令アドレスレジスタ３１とア
ソシアティブメモリ３２の値が一致したとしてもアンド
回路３５の信号出力線の一致信号が発生しな（なり、定
数３９の値がマイクロ命令レジスタ４１に設定されるこ
とがない。このように、データ伝送装置４からデータ伝
送装置１に特定のコマンドを送出すると、データ伝送装
置１がプログラムをアクセスするアドレスと任意の値を
設定する手段によって設定した値に一敗したとしてもサ
ブルーチンコールしない。

以上、ループ状伝送路を介したデータ伝送装置に対する
場合を説明したが、本発明はこれに限定されるものでは
な（、例えば、第７図に示すようにデータ伝送装置１５
１がデータ伝送装置１５２に伝送路５１１を介して情報
の伝送を行う方法と、第８図に示すようにデータ伝送装
置１６１がデータ伝送装置１６２に伝送路６１１を介し
て情報の伝送を行う方法と、第９図に示すようにデータ
伝送装置７１１がデータ伝送装置７１２に情報の伝送を
行う方法およびデータ伝送装置７１１がデータ伝送装置
７２１に情報の伝送を行う方法（コマンド転送途中にあ
るデータ伝送装置の処理はコマンドを変換する処理があ
るだけで他は全く上記例と同じ）などがあるが、これら
のいずれの場合でも本発明を実施することができる。

また、第４図の定数ＭＯをマイクロ命令実行により変え
るパスを用いても、本発明を実施することができる。

以上、本発明を伝送路上のフレーム転送による方法を説
明したが、本発明はこれに限定されるものではなく、装
置内の内部バスを含めあらゆるインタフェースに当ては
めても本発明を実施することができる。

〔発明の効果〕

本発明は以上説明したように、ファームウェアをアクセ
スするアドレスと一敗すると特定のアドレスにブランチ
する機能を外部からのコマンドにより操作できるので、
あらかじめ格納されているプログラムの内容を変えるこ
となく、トレース機能を必要とするときにトレース機能
のあるプログラムを実行することができ、さらに現在ト
レース機能のあるプログラムを実行しているかどうかも
判別することができる効果がある。

【図面の簡単な説明】

第１図は本発明の実施例方式の構成を示すブロック構成
図。 第２図は本発明実施例装置の全体構成を示すブロック構
成図。 第３図は第２図のプロセッサの構成を示すブロック構成
図。 第４図は第３図の比較制御回路の構成を示すプロ、ツク
構成図。 第５図は本発明に適用される伝送フレームの形式を示す
フォーマット図。 第６図は本発明の詳細な説明するタイムチャート。 第７図、第８図および第９図は本発明の適用されるデー
タ伝送システムの他の例を示すブロック構成図。 １〜４．１５１．１５２．１６１〜１６４．１７１〜１
７８．７１１〜７１３．７２１〜７２３・・・データ伝
送装置、１１〜１４．５１１．６１１・・・伝送路、２
１・・・伝送路制御回路、２２・・・プロセッサ、３１
・・・マイクロ命令アドレスレジスタ、３２・・・アソ
シアティブメモリ、３３・・・比較制御回路、３４・・
・起動レジスタ、３５・・・アンド回路、３６・・・オ
ア回路、３７・・・記憶装置（ＲＡＭ）　、３８・・・
記憶装置（ＲＯＭ）　、３９・・・定数、４０・・・セ
レクタ、４１・・・マイクロ命令レジスタ、４２・・・
マイクロプログラム制？Ｂ回路、５１・・・アドレスレ
ジスタ、５３・・・エンコーダ、６１〜６４・・・フリ
ップフロップ、７１・・・ドライバ。 特許出願人　日本電気株式会社　− 代理人　　弁理士　井　出　直　孝　　　゛実施例方式
の構成 第　　１　　図 実施例装置の全体構成 第２図 第　　３　　図 実施例装置の部分構成 第４図 伝送フレームの形式 東５図 データ伝送システムの構成 データ伝送システムの構成 第８図

Claims (1)

【特許請求の範囲】
1. （１）情報を伝送する伝送路と、 この伝送路に接続され情報の授受を行う複数のデータ伝
   送装置と を備え、 上記データ伝送装置は、 第１のデータ伝送装置から上記伝送路を介して第２のデ
   ータ伝送装置にプログラムをロードする手段 を備えたデータ伝送方式において、 上記データ伝送装置は、 複数個の任意の値を設定する設定手段と、 この設定手段で設定した値毎に有効であるか否を指示す
   る有効手段と を備え、 プログラムを実行している上記第２のデータ伝送装置が
   このプログラムをアクセスするアドレスと上記設定手段
   によって設定した値と一致しかつ上記有効手段が有効な
   場合に上記有効手段に対応した特定のアドレスにサブル
   ーチンコールし得る構成である ことを特徴とするデータ伝送方式。