JPH056221B2 - - Google Patents
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- Publication number
- JPH056221B2 JPH056221B2 JP60115853A JP11585385A JPH056221B2 JP H056221 B2 JPH056221 B2 JP H056221B2 JP 60115853 A JP60115853 A JP 60115853A JP 11585385 A JP11585385 A JP 11585385A JP H056221 B2 JPH056221 B2 JP H056221B2
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- JP
- Japan
- Prior art keywords
- input
- address
- output
- processing unit
- central processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】
〔概要〕
入出力処理のアドレス拡張方式であつて、入出
力命令にアドレス拡張を示すフラグを設定し、チ
ヤネル装置がフラグを検出して、拡張アドレスを
選択して入出力処理のアドレスとし、中央処理装
置の処理能力の向上を可能とする。
力命令にアドレス拡張を示すフラグを設定し、チ
ヤネル装置がフラグを検出して、拡張アドレスを
選択して入出力処理のアドレスとし、中央処理装
置の処理能力の向上を可能とする。
本発明は中央処理装置と接続されたチヤネル装
置が入出力装置を制御する際のチヤネルアドレス
或いは、入出力アドレスの拡張を図る入出力処理
のアドレス拡張方式に関するものである。
置が入出力装置を制御する際のチヤネルアドレス
或いは、入出力アドレスの拡張を図る入出力処理
のアドレス拡張方式に関するものである。
電子計算機システムは、中央処理装置とチヤネ
ル装置と入出力装置と主記憶装置とで構成されて
いる。チヤネル装置は、中央処理装置の負荷軽減
をするために、中央処理装置がアクセスする主記
憶装置のメモリサイクルの一部を使用している。
ル装置と入出力装置と主記憶装置とで構成されて
いる。チヤネル装置は、中央処理装置の負荷軽減
をするために、中央処理装置がアクセスする主記
憶装置のメモリサイクルの一部を使用している。
この入出力処理のアドレスは、一般に主記憶装
置の容量に対応して24ビツトで構成されている
が、処理の増大と高速処理のために、より大容量
の主記憶装置が必要となり、24ビツトにては不十
分になつてきている。主記憶装置の容量が24ビツ
ト以上になつた場合でも、簡単に入力処理につい
てのアドレスの拡張が行える方式が要望されてい
る。
置の容量に対応して24ビツトで構成されている
が、処理の増大と高速処理のために、より大容量
の主記憶装置が必要となり、24ビツトにては不十
分になつてきている。主記憶装置の容量が24ビツ
ト以上になつた場合でも、簡単に入力処理につい
てのアドレスの拡張が行える方式が要望されてい
る。
一般に入出力処理は、中央処理装置の入出力命
令によつて開始される。この入出力命令を受けた
チヤネル装置は、主記憶装置のチヤネルアドレ
ス・ワード（CAW）によつてチヤネルコマン
ド・ワード（CCW）の先頭アドレスに基づいて、
入出力データ領域のデータの処理、即ち入出力処
理を行つている。この先頭アドレスは、主記憶装
置の容量が24ビツトで表わされるので、24ビツト
で構成されている。
令によつて開始される。この入出力命令を受けた
チヤネル装置は、主記憶装置のチヤネルアドレ
ス・ワード（CAW）によつてチヤネルコマン
ド・ワード（CCW）の先頭アドレスに基づいて、
入出力データ領域のデータの処理、即ち入出力処
理を行つている。この先頭アドレスは、主記憶装
置の容量が24ビツトで表わされるので、24ビツト
で構成されている。
中央処理装置での処理の多岐，複雑化と共に、
アドレスを増やした場合、上記CAWやCCWにあ
るアドレスビツトも増やさねばならず、既存機種
との互換性も考えると、増やさずに現状のビツト
数を変更せずにしたい。従つて、中央処理装置の
負荷が増大すると云う問題、ハードのビツト数を
変更すると、従来機種との互換がなくなるという
問題があつた。
アドレスを増やした場合、上記CAWやCCWにあ
るアドレスビツトも増やさねばならず、既存機種
との互換性も考えると、増やさずに現状のビツト
数を変更せずにしたい。従つて、中央処理装置の
負荷が増大すると云う問題、ハードのビツト数を
変更すると、従来機種との互換がなくなるという
問題があつた。
上記した従来の方式では、中央処理装置の負荷
軽減が図れず、中央処理装置の処理能力の向上の
妨げとなる。
軽減が図れず、中央処理装置の処理能力の向上の
妨げとなる。
本発明はこのような点にかんがみて創作された
もので、簡易な構成で入出力データのアドレス拡
張が可能な入出力処理のアドレス拡張方式を提供
することを目的としている。
もので、簡易な構成で入出力データのアドレス拡
張が可能な入出力処理のアドレス拡張方式を提供
することを目的としている。
第１図は本発明の入出力処理のアドレス拡張方
式を示す原理ブロツク図である。
式を示す原理ブロツク図である。
システムは、中央処理装置１と主記憶装置２と
チヤネル装置３と入出力装置４とで構成されてい
る。この中央処理装置１の入出力命令に、アドレ
スを拡張することを示すフラグを設けると共に、
主記憶装置２のチヤネルアドレス・ワード
（CAW）によつて指定されるチヤネルコマンド・
ワード（CCW）にアドレス拡張部を設ける。
チヤネル装置３と入出力装置４とで構成されてい
る。この中央処理装置１の入出力命令に、アドレ
スを拡張することを示すフラグを設けると共に、
主記憶装置２のチヤネルアドレス・ワード
（CAW）によつて指定されるチヤネルコマンド・
ワード（CCW）にアドレス拡張部を設ける。
更に、図に示すように、チヤネル装置３にフラ
グの有無を検出する検出手段３−１と、検出手段
３−１がフラグを検出すると拡張アドレスを選択
する選択手段３−２とが設けてある。
グの有無を検出する検出手段３−１と、検出手段
３−１がフラグを検出すると拡張アドレスを選択
する選択手段３−２とが設けてある。
入出力命令に、フラグがあるとチヤネル装置３
は、検出手段で検出して選択手段を作動して、拡
張アドレスを選択する。従つて、拡張アドレスで
入出力処理が行える。
は、検出手段で検出して選択手段を作動して、拡
張アドレスを選択する。従つて、拡張アドレスで
入出力処理が行える。
〔実施例〕
第２図は本発明の実施例であつて、、チヤネル
装置３は、検出手段として動作するゲート回路３
−１と選択手段として動作するマルチプレクス回
路３−２と入出力命令を拡納するレジスタ３−３
とチヤネルコマンド・ワード（CCW）を格納す
るレジスタ３−４とデータアドレスを格納するレ
ジスタ３−５と３−６とで構成されている。
装置３は、検出手段として動作するゲート回路３
−１と選択手段として動作するマルチプレクス回
路３−２と入出力命令を拡納するレジスタ３−３
とチヤネルコマンド・ワード（CCW）を格納す
るレジスタ３−４とデータアドレスを格納するレ
ジスタ３−５と３−６とで構成されている。
レジスタ３−３に格納される入出力命令は、第
３図に示すようになつている。即ち、従来の命令
コード（＃０〜＃７ビツト）、未使用（＃８〜
＃11ビツト）、入出力装置／チヤネルのアドレス
（＃12〜＃15ビツト）において、未使用の＃８ビ
ツトをアドレス拡張を示すフラグビツトする。
３図に示すようになつている。即ち、従来の命令
コード（＃０〜＃７ビツト）、未使用（＃８〜
＃11ビツト）、入出力装置／チヤネルのアドレス
（＃12〜＃15ビツト）において、未使用の＃８ビ
ツトをアドレス拡張を示すフラグビツトする。
一方、チヤネルコマンド・ワード（CCW）は、
第４図に示すようになつており、従来のコマンド
コード（＃０〜＃７ビツト），データアドレス
（＃８〜31ビツト），フラグ（＃32〜＃36ビツト）、
このフラグは第３図のフラグと異なり、入出力動
作の細かい指示をする目的のフラグ域である。未
使用（＃37〜＃48ビツト），バイトカウンタ
（＃49〜63ビツト）において、従来未使用の＃40
ビツト〜＃48ビツトを本発明ではデータアドレス
とし、さらにこのアドレスをHIGHアドレスとす
る。従来のデータ・アドレス（＃８ビツト〜＃31
ビツト）をLOWアドレスとして取り扱う。
第４図に示すようになつており、従来のコマンド
コード（＃０〜＃７ビツト），データアドレス
（＃８〜31ビツト），フラグ（＃32〜＃36ビツト）、
このフラグは第３図のフラグと異なり、入出力動
作の細かい指示をする目的のフラグ域である。未
使用（＃37〜＃48ビツト），バイトカウンタ
（＃49〜63ビツト）において、従来未使用の＃40
ビツト〜＃48ビツトを本発明ではデータアドレス
とし、さらにこのアドレスをHIGHアドレスとす
る。従来のデータ・アドレス（＃８ビツト〜＃31
ビツト）をLOWアドレスとして取り扱う。
第２図によつて動作を説明する。中央処理装置
から送られてきた入出力命令は、レジスタ３−３
に格納される。レジスタ３−３の＃８ビツトは、
ゲート回路３−１に接続されており、入出力命令
は、拡張アドレス（拡張モード）指示をする際
に、フラグ＃８ビツトを論理“１”、通常アドレ
ス（24ビツトモード）を指示する際に、フラグ
＃８ビツトを論理“０”とする。ゲート回路３−
１は論理“１”が入力されると「通」状態とな
り、論理“０”が入力されると「不通」状態とな
る。
から送られてきた入出力命令は、レジスタ３−３
に格納される。レジスタ３−３の＃８ビツトは、
ゲート回路３−１に接続されており、入出力命令
は、拡張アドレス（拡張モード）指示をする際
に、フラグ＃８ビツトを論理“１”、通常アドレ
ス（24ビツトモード）を指示する際に、フラグ
＃８ビツトを論理“０”とする。ゲート回路３−
１は論理“１”が入力されると「通」状態とな
り、論理“０”が入力されると「不通」状態とな
る。
マルチプレクス回路３−２は、ゲート回路３−
１が論理“１”を出力すると、レジスタ３−６
を、ゲート回路３−１が論理“０”を出力する
と、レジスタ３−５を出力する。
１が論理“１”を出力すると、レジスタ３−６
を、ゲート回路３−１が論理“０”を出力する
と、レジスタ３−５を出力する。
チヤネルコマンド・ワード（CCW）を格納す
るレジスタ３−４のLOWアドレスは、レジスタ
３−５に入力され、レジスタ３−４のLOWアド
レスとHIGHアドレスとは、レジスタ３−６に
HIGH，LOWアドレスのように格納される。
るレジスタ３−４のLOWアドレスは、レジスタ
３−５に入力され、レジスタ３−４のLOWアド
レスとHIGHアドレスとは、レジスタ３−６に
HIGH，LOWアドレスのように格納される。
従つて、中央処理装置が、入出力命令に拡張ア
ドレスを指定すると、レジスタ３−６のHIGH，
LOWアドレスの32ビツトアドレスを出力し、中
央処理装置が通常アドレスを使用する場合には、
LOWアドレス部の24ビツトのアドレスをマルチ
プレツクス回路３−２は出力することとなる。
ドレスを指定すると、レジスタ３−６のHIGH，
LOWアドレスの32ビツトアドレスを出力し、中
央処理装置が通常アドレスを使用する場合には、
LOWアドレス部の24ビツトのアドレスをマルチ
プレツクス回路３−２は出力することとなる。
以上述べてきたように、本発明によれば、極め
て簡易な構成で、入出力処理を拡張アドレスで従
来処理方式に対して大きな変更なしに行うことが
でき、中央処理装置の負荷を軽減し、効率を向上
する上て、実用的に極めて有効である。
て簡易な構成で、入出力処理を拡張アドレスで従
来処理方式に対して大きな変更なしに行うことが
でき、中央処理装置の負荷を軽減し、効率を向上
する上て、実用的に極めて有効である。
第１図は本発明の入出力処理のアドレス拡張方
式を示す原理ブロツク図、第２図は本発明の実施
例のブロツク図、第３図は本発明の入出力命令の
模式図、第４図は本発明のチヤネルコマンド・ワ
ード（CCW）の模式図である。 図において、１は中央処理装置、２は主記憶装
置、３はチヤネル装置、４は入出力装置、３−１
はゲート回路、３−２はマルチプレクス回路を示
す。
式を示す原理ブロツク図、第２図は本発明の実施
例のブロツク図、第３図は本発明の入出力命令の
模式図、第４図は本発明のチヤネルコマンド・ワ
ード（CCW）の模式図である。 図において、１は中央処理装置、２は主記憶装
置、３はチヤネル装置、４は入出力装置、３−１
はゲート回路、３−２はマルチプレクス回路を示
す。
Claims (1)
- 【特許請求の範囲】 １ 中央処理装置１と主記憶装置２とチヤネル装
置３と入出力装置４とからなるシステムにおい
て、前記中央処理装置１の入出力命令にアドレス
拡張を示すフラグを設けると共に、前記主記憶装
置２のチヤネルアドレス・ワードによつて指定さ
れるチヤネルコマンド・ワードにアドレス拡張部
を設け、 前記チヤネル装置３に前記フラグの有無を検出
する検出手段３−１と、該検出手段３−１の作動
によつて拡張アドレスを選択する手段３−２とを
設け、 前記入出力命令に前記フラグが設定されている
場合には、前記検出手段３−１の出力により、前
記アドレス拡張部を制御して入出力処理のアドレ
スを拡張することを特徴とする入出力処理のアド
レス拡張方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11585385A JPS61272857A (ja) | 1985-05-28 | 1985-05-28 | 入出力処理のアドレス拡張方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11585385A JPS61272857A (ja) | 1985-05-28 | 1985-05-28 | 入出力処理のアドレス拡張方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61272857A JPS61272857A (ja) | 1986-12-03 |
| JPH056221B2 true JPH056221B2 (ja) | 1993-01-26 |
Family
ID=14672756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11585385A Granted JPS61272857A (ja) | 1985-05-28 | 1985-05-28 | 入出力処理のアドレス拡張方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61272857A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS522231A (en) * | 1975-06-24 | 1977-01-08 | Hitachi Ltd | Information processing apparatus |
| JPS52137223A (en) * | 1976-05-12 | 1977-11-16 | Hitachi Ltd | Address expansion system of channel |
-
1985
- 1985-05-28 JP JP11585385A patent/JPS61272857A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61272857A (ja) | 1986-12-03 |
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