JPH07152630A - ディジタルシグナルプロセッサ - Google Patents
ディジタルシグナルプロセッサInfo
- Publication number
- JPH07152630A JPH07152630A JP5296603A JP29660393A JPH07152630A JP H07152630 A JPH07152630 A JP H07152630A JP 5296603 A JP5296603 A JP 5296603A JP 29660393 A JP29660393 A JP 29660393A JP H07152630 A JPH07152630 A JP H07152630A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- ram
- selector
- output
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Executing Machine-Instructions (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】 本発明はディジタルシグナルプロセッサ（Ｄ
ＳＰ）に関し、命令ＲＡＭのリフレッシュ動作を簡単な
構成で実現すると共に、命令ＲＡＭの信頼性を上げるこ
とができるディジタルシグナルプロセッサを提供するこ
とを目的としている。 【構成】 ＲＯＭ１１の出力を２方向に振り分ける第１
のセレクタ２１と、該第１のセレクタ２１を介してＲＯ
Ｍ１１からのプログラム命令が書き込まれると共に、読
み出される第１及び第２の命令ＲＡＭ２２，２３と、こ
れら第１及び第２の命令ＲＡＭ２２，２３の出力を受け
てその内の一方をセレクトする第２のセレクタ２４と、
該第２のセレクタ２４の出力を受けて命令の実行を行な
う命令実行部３と、前記第１及び第２のセレクタ２１，
２４及び第１及び第２の命令ＲＡＭ２２，２３を制御し
て命令ＲＡＭへの命令の書き込みと読み出しを制御する
書込み／読出し制御部２０とにより構成される。
ＳＰ）に関し、命令ＲＡＭのリフレッシュ動作を簡単な
構成で実現すると共に、命令ＲＡＭの信頼性を上げるこ
とができるディジタルシグナルプロセッサを提供するこ
とを目的としている。 【構成】 ＲＯＭ１１の出力を２方向に振り分ける第１
のセレクタ２１と、該第１のセレクタ２１を介してＲＯ
Ｍ１１からのプログラム命令が書き込まれると共に、読
み出される第１及び第２の命令ＲＡＭ２２，２３と、こ
れら第１及び第２の命令ＲＡＭ２２，２３の出力を受け
てその内の一方をセレクトする第２のセレクタ２４と、
該第２のセレクタ２４の出力を受けて命令の実行を行な
う命令実行部３と、前記第１及び第２のセレクタ２１，
２４及び第１及び第２の命令ＲＡＭ２２，２３を制御し
て命令ＲＡＭへの命令の書き込みと読み出しを制御する
書込み／読出し制御部２０とにより構成される。
Description
【０００１】
【産業上の利用分野】本発明はディジタルシグナルプロ
セッサ（ＤＳＰ）に関する。
セッサ（ＤＳＰ）に関する。
【０００２】
【従来の技術】図４は従来システムの概念図である。図
の破線で囲った部分がディジタルシグナルプロセッサ
（ＤＳＰ）１０である。ディジタルシグナルプロセッサ
１０内には命令ＲＡＭ１が設けられており、プログラム
カウンタ２からのアドレスに従って、外部ＲＯＭ１１か
らの命令プログラムを書込み、書き込まれたプログラム
の読み出しを行なう。読み出されたプログラムは、命令
処理部（デコーダ）３に与えられ、実行される。ここ
で、命令ＲＡＭ１としては、記憶容量を大きくする必要
から、ダイナミックＲＡＭが用いられる。
の破線で囲った部分がディジタルシグナルプロセッサ
（ＤＳＰ）１０である。ディジタルシグナルプロセッサ
１０内には命令ＲＡＭ１が設けられており、プログラム
カウンタ２からのアドレスに従って、外部ＲＯＭ１１か
らの命令プログラムを書込み、書き込まれたプログラム
の読み出しを行なう。読み出されたプログラムは、命令
処理部（デコーダ）３に与えられ、実行される。ここ
で、命令ＲＡＭ１としては、記憶容量を大きくする必要
から、ダイナミックＲＡＭが用いられる。
【０００３】外部ＲＯＭ１１には、ディジタルシグナル
プロセッサ１０で実行されるべき命令プログラムが書き
込まれており、外部アドレス回路１２から読出しアドレ
スが与えられる。この外部アドレス回路１２からは命令
ＲＡＭ１にもアドレスが与えられており、命令ＲＡＭ１
へのプログラム命令書込み時のアドレスを与えるように
なっている。
プロセッサ１０で実行されるべき命令プログラムが書き
込まれており、外部アドレス回路１２から読出しアドレ
スが与えられる。この外部アドレス回路１２からは命令
ＲＡＭ１にもアドレスが与えられており、命令ＲＡＭ１
へのプログラム命令書込み時のアドレスを与えるように
なっている。
【０００４】
【発明が解決しようとする課題】前述した従来システム
の場合、メモリとしてダイナミックＲＡＭやスタテイッ
クＲＡＭを用いている。ダイナミックＲＡＭは、時間が
経過すると記憶されているデータがリークしてしまう恐
れがあり、絶えず元のデータを維持するリフレッシュ動
作が必要である。また、通信用に用いる場合、スタテイ
ックＲＡＭであっても、雑音等により長期的にはデータ
が変化することがあると考えられる。このようにＲＡＭ
の信頼性の点で問題があり、連続的に用いられる通信装
置では、ＲＡＭを適用することができなかった。
の場合、メモリとしてダイナミックＲＡＭやスタテイッ
クＲＡＭを用いている。ダイナミックＲＡＭは、時間が
経過すると記憶されているデータがリークしてしまう恐
れがあり、絶えず元のデータを維持するリフレッシュ動
作が必要である。また、通信用に用いる場合、スタテイ
ックＲＡＭであっても、雑音等により長期的にはデータ
が変化することがあると考えられる。このようにＲＡＭ
の信頼性の点で問題があり、連続的に用いられる通信装
置では、ＲＡＭを適用することができなかった。
【０００５】また、連続的に使用されない場合でも、Ｒ
ＡＭをリフレッシュする必要からリフレッシュ回路を周
辺回路として設けたり、又はプログラム処理を施す必要
があった。しかしながら、その場合でもファームウェア
のステップ数増加やプログラムの書き換えを行なう特定
時間が必要である等の問題があった。
ＡＭをリフレッシュする必要からリフレッシュ回路を周
辺回路として設けたり、又はプログラム処理を施す必要
があった。しかしながら、その場合でもファームウェア
のステップ数増加やプログラムの書き換えを行なう特定
時間が必要である等の問題があった。
【０００６】本発明はこのような課題に鑑みてなされた
ものであって、命令ＲＡＭのリフレッシュ動作を簡単な
構成で実現すると共に、ＤＳＰの信頼性を上げることが
できるディジタルシグナルプロセッサを提供することを
目的としている。
ものであって、命令ＲＡＭのリフレッシュ動作を簡単な
構成で実現すると共に、ＤＳＰの信頼性を上げることが
できるディジタルシグナルプロセッサを提供することを
目的としている。
【０００７】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図４と同一のものは、同一の符号を付し
て示す。図において、２１はＲＯＭ１１の出力を２方向
に振り分ける第１のセレクタ、２２，２３は該第１のセ
レクタ２１を介してＲＯＭ１１からのプログラム命令が
書き込まれると共に、読み出される第１及び第２の命令
ＲＡＭ、２４はこれら第１及び第２の命令ＲＡＭ２２，
２３の出力を受けてその内の一方をセレクトする第２の
セレクタ、３は該第２のセレクタ２４の出力を受けて命
令の実行を行なう命令実行部、２０は前記第１及び第２
のセレクタ２１，２４及び第１及び第２の命令ＲＡＭ２
２，２３を制御して命令ＲＡＭへの命令の書き込みと読
み出しを制御する書込み／読出し制御部である。図の破
線で囲まれた部分がディジタルシグナルプロセッサ１０
である。
ック図である。図４と同一のものは、同一の符号を付し
て示す。図において、２１はＲＯＭ１１の出力を２方向
に振り分ける第１のセレクタ、２２，２３は該第１のセ
レクタ２１を介してＲＯＭ１１からのプログラム命令が
書き込まれると共に、読み出される第１及び第２の命令
ＲＡＭ、２４はこれら第１及び第２の命令ＲＡＭ２２，
２３の出力を受けてその内の一方をセレクトする第２の
セレクタ、３は該第２のセレクタ２４の出力を受けて命
令の実行を行なう命令実行部、２０は前記第１及び第２
のセレクタ２１，２４及び第１及び第２の命令ＲＡＭ２
２，２３を制御して命令ＲＡＭへの命令の書き込みと読
み出しを制御する書込み／読出し制御部である。図の破
線で囲まれた部分がディジタルシグナルプロセッサ１０
である。
【０００８】
【作用】第１及び第２のセレクタ２１，２４を制御し
て、第１及び第２の命令ＲＡＭ２２に交互にＲＯＭ１１
の出力を書き込むようにした。即ち、一方の命令ＲＡＭ
を書込みモードにしている場合には、他方の命令ＲＡＭ
は読出しモードで命令実行部３にプログラム命令を与え
る。このようにして、第１及び第２の命令ＲＡＭ２２，
２３には絶えずＲＯＭ１１の出力が書き込まれるので、
常にリフレッシュ動作が行われることになり、命令ＲＡ
Ｍのリフレッシュ動作を簡単な構成で実現すると共に、
命令ＲＡＭの信頼性を上げることができる。
て、第１及び第２の命令ＲＡＭ２２に交互にＲＯＭ１１
の出力を書き込むようにした。即ち、一方の命令ＲＡＭ
を書込みモードにしている場合には、他方の命令ＲＡＭ
は読出しモードで命令実行部３にプログラム命令を与え
る。このようにして、第１及び第２の命令ＲＡＭ２２，
２３には絶えずＲＯＭ１１の出力が書き込まれるので、
常にリフレッシュ動作が行われることになり、命令ＲＡ
Ｍのリフレッシュ動作を簡単な構成で実現すると共に、
命令ＲＡＭの信頼性を上げることができる。
【０００９】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図２は本発明の一実施例を示す構成ブロッ
ク図である。図１，図４と同一のものは、同一の符号を
付して示す。図において、２５はプログラムカウンタ２
及び外部アドレス回路１２の出力を受けて、そのいずれ
か一方をアドレスとして第１の命令ＲＡＭ２２に与える
第３のセレクタ、２６はプログラムカウンタ２及び外部
アドレス回路１２の出力を受けて、そのいずれか一方を
アドレスとして第２の命令ＲＡＭ２３に与える第４のセ
レクタである。これら第３及び第４のセレクタ２５，２
６は、書込み／読出し制御部２０によりその切り替え制
御が行われる。プログラムカウンタ２は、命令ＲＡＭ２
２，２３の読み出しアドレスを発生する。一方、外部ア
ドレス回路１２はＲＯＭ１１の読み出しアドレスと命令
ＲＡＭ２２，２３の書き込みアドレスを発生する。
に説明する。図２は本発明の一実施例を示す構成ブロッ
ク図である。図１，図４と同一のものは、同一の符号を
付して示す。図において、２５はプログラムカウンタ２
及び外部アドレス回路１２の出力を受けて、そのいずれ
か一方をアドレスとして第１の命令ＲＡＭ２２に与える
第３のセレクタ、２６はプログラムカウンタ２及び外部
アドレス回路１２の出力を受けて、そのいずれか一方を
アドレスとして第２の命令ＲＡＭ２３に与える第４のセ
レクタである。これら第３及び第４のセレクタ２５，２
６は、書込み／読出し制御部２０によりその切り替え制
御が行われる。プログラムカウンタ２は、命令ＲＡＭ２
２，２３の読み出しアドレスを発生する。一方、外部ア
ドレス回路１２はＲＯＭ１１の読み出しアドレスと命令
ＲＡＭ２２，２３の書き込みアドレスを発生する。
【００１０】第１のセレクタ２１には、ＲＯＭ１１の出
力が入っており、該ＲＯＭ１１の出力は、書込み／読出
し制御部２０の制御により、第１及び第２の命令ＲＡＭ
２２，２３の何れか一方に与えられるようになってい
る。書込み／読出し制御部２０からは、これら第１及び
第２の命令ＲＡＭ２２，２３に対して書込み／読出しモ
ード設定信号が入っている。
力が入っており、該ＲＯＭ１１の出力は、書込み／読出
し制御部２０の制御により、第１及び第２の命令ＲＡＭ
２２，２３の何れか一方に与えられるようになってい
る。書込み／読出し制御部２０からは、これら第１及び
第２の命令ＲＡＭ２２，２３に対して書込み／読出しモ
ード設定信号が入っている。
【００１１】第２のセレクタ２４には、第１及び第２の
命令ＲＡＭ２２，２３の出力が入っており、書込み／読
出し制御部２０からの切り替え制御信号により、そのい
ずれか一方が選択され、命令実行部３に与えられる。命
令実行部３は、命令をデコードし、数値演算ユニットや
データ入出力回路を命令に従って動作させる。４は、命
令実行部３と接続される数値演算部・データＲＡＭ・入
出力回路等である。そして、破線で囲まれた部分がディ
ジタルシグナルプロセッサ１０である。このように構成
されたシステムの動作を説明すれば、以下のとおりであ
る。
命令ＲＡＭ２２，２３の出力が入っており、書込み／読
出し制御部２０からの切り替え制御信号により、そのい
ずれか一方が選択され、命令実行部３に与えられる。命
令実行部３は、命令をデコードし、数値演算ユニットや
データ入出力回路を命令に従って動作させる。４は、命
令実行部３と接続される数値演算部・データＲＡＭ・入
出力回路等である。そして、破線で囲まれた部分がディ
ジタルシグナルプロセッサ１０である。このように構成
されたシステムの動作を説明すれば、以下のとおりであ
る。
【００１２】書込み／読出し制御部２０は、第１の命令
ＲＡＭ２２を読み出しモードに設定した時には、第２の
命令ＲＡＭ２３を書き込みモードに設定する。かつ第３
及び第４のセレクタ２５，２６に制御信号を与えて、第
１の命令ＲＡＭ２２にはプログラムカウンタ２の出力
が、第２の命令ＲＡＭ２３には外部アドレス回路１２の
出力がそれぞれアドレスとして与えられるようにする。
かつ、書込み／読出し制御部２０は、第１のセレクタ２
１及び第２のセレクタ２４に制御信号を与えて、第１の
セレクタ２１はＲＯＭ１１の出力を第２の命令ＲＡＭ２
３に与え、第２のセレクタ２４は第１の命令ＲＡＭ２２
の出力を命令実行部３に与えるようにする。
ＲＡＭ２２を読み出しモードに設定した時には、第２の
命令ＲＡＭ２３を書き込みモードに設定する。かつ第３
及び第４のセレクタ２５，２６に制御信号を与えて、第
１の命令ＲＡＭ２２にはプログラムカウンタ２の出力
が、第２の命令ＲＡＭ２３には外部アドレス回路１２の
出力がそれぞれアドレスとして与えられるようにする。
かつ、書込み／読出し制御部２０は、第１のセレクタ２
１及び第２のセレクタ２４に制御信号を与えて、第１の
セレクタ２１はＲＯＭ１１の出力を第２の命令ＲＡＭ２
３に与え、第２のセレクタ２４は第１の命令ＲＡＭ２２
の出力を命令実行部３に与えるようにする。
【００１３】この結果、第１の命令ＲＡＭ２２から読み
出された命令プログラムは、第２のセレクタ２４を介し
て命令実行部３に与えられ、命令が実行される。それと
同時に、第２の命令ＲＡＭ２３は書込みモードとなって
おり、第１のセレクタ２１を介して与えられるＲＯＭ１
１の出力が第２の命令ＲＡＭ２３に書き込まれる。この
時、第２の命令ＲＡＭ２３へのアドレスは、第４のセレ
クタ２６を介して外部アドレス回路１２からのアドレス
が与えられる。
出された命令プログラムは、第２のセレクタ２４を介し
て命令実行部３に与えられ、命令が実行される。それと
同時に、第２の命令ＲＡＭ２３は書込みモードとなって
おり、第１のセレクタ２１を介して与えられるＲＯＭ１
１の出力が第２の命令ＲＡＭ２３に書き込まれる。この
時、第２の命令ＲＡＭ２３へのアドレスは、第４のセレ
クタ２６を介して外部アドレス回路１２からのアドレス
が与えられる。
【００１４】以上、第１の命令ＲＡＭ２２が読み出しモ
ード、第２の命令ＲＡＭ２３が書き込みモードの場合に
ついて説明したが、第１の命令ＲＡＭ２２が書き込みモ
ード、第２の命令ＲＡＭ２３が読み出しモードの場合に
ついても全く同様である。このようにして、本発明で
は、命令ＲＡＭを２個設けることにより、ファームウェ
アの書き込み実行処理を同時に行なうことができる。し
かも、実行処理が行われている時に、他方の命令ＲＡＭ
にはＲＯＭ１１の出力が書き込まれてリフレッシュ動作
が行われる。
ード、第２の命令ＲＡＭ２３が書き込みモードの場合に
ついて説明したが、第１の命令ＲＡＭ２２が書き込みモ
ード、第２の命令ＲＡＭ２３が読み出しモードの場合に
ついても全く同様である。このようにして、本発明で
は、命令ＲＡＭを２個設けることにより、ファームウェ
アの書き込み実行処理を同時に行なうことができる。し
かも、実行処理が行われている時に、他方の命令ＲＡＭ
にはＲＯＭ１１の出力が書き込まれてリフレッシュ動作
が行われる。
【００１５】ここで、２個の命令ＲＡＭ２２，２３のモ
ードの切り替えは、割り込み端子２７から任意の時刻に
切り替えられるようにすることができる。割り込み端子
２７から入った切り替え命令（割り込み命令）は、書込
み／読出し制御部２０に通知される。この切り替え命令
を受けた書込み／読出し制御部２０は、セレクタ２１，
２４，２５，２６及び命令ＲＡＭ２２，２３に制御信号
を与えて、それまでのモードを切り替える。
ードの切り替えは、割り込み端子２７から任意の時刻に
切り替えられるようにすることができる。割り込み端子
２７から入った切り替え命令（割り込み命令）は、書込
み／読出し制御部２０に通知される。この切り替え命令
を受けた書込み／読出し制御部２０は、セレクタ２１，
２４，２５，２６及び命令ＲＡＭ２２，２３に制御信号
を与えて、それまでのモードを切り替える。
【００１６】この割り込み端子２７への印加電圧が、例
えば“０”から“１”に変わった直後の１マシンサイク
ルは通常のＤＳＰ処理は中止し、命令ＲＡＭ２２，２３
を入れ替える第１のセレクタ２１が動作するサイクルに
なるようにするとよい。
えば“０”から“１”に変わった直後の１マシンサイク
ルは通常のＤＳＰ処理は中止し、命令ＲＡＭ２２，２３
を入れ替える第１のセレクタ２１が動作するサイクルに
なるようにするとよい。
【００１７】ここで、２個の命令ＲＡＭ２２，２３を切
り替える処理が通常のディジタルシグナルプロセッサ１
０の処理の邪魔にならないようにするためには、この命
令ＲＡＭの切り替えのための割り込み命令を他の割り込
み命令に比べてその優先度を低くしておけばよい。ＲＡ
Ｍの入れ替えに多少の時間がかかっても問題にはならな
い。例えば、音声入力のための割り込みが同時に加わる
場合には、音声入力処理が終了するまで、命令ＲＡＭの
切り替えを待つようにする。従って、命令ＲＡＭの切り
替えが完了したことを外部に知らせるための出力端子が
必要になる。図２の端子２８がそれである。この出力端
子２８からの符号が変化したことを確認してＲＯＭデー
タの転送を開始するようにすればよい。
り替える処理が通常のディジタルシグナルプロセッサ１
０の処理の邪魔にならないようにするためには、この命
令ＲＡＭの切り替えのための割り込み命令を他の割り込
み命令に比べてその優先度を低くしておけばよい。ＲＡ
Ｍの入れ替えに多少の時間がかかっても問題にはならな
い。例えば、音声入力のための割り込みが同時に加わる
場合には、音声入力処理が終了するまで、命令ＲＡＭの
切り替えを待つようにする。従って、命令ＲＡＭの切り
替えが完了したことを外部に知らせるための出力端子が
必要になる。図２の端子２８がそれである。この出力端
子２８からの符号が変化したことを確認してＲＯＭデー
タの転送を開始するようにすればよい。
【００１８】このように、本発明によれば命令ＲＡＭの
リフレッシュ動作を簡単な構成で実現することができる
ので、ＤＳＰの信頼性を上げることができる。図３は本
発明の他の実施例を示す構成ブロック図である。図１，
図４と同一のものは、同一の符号を付して示す。図にお
いて、３０はプログラムカウンタ２と同じビット数を持
ち、ＲＯＭ１１を読み出す時のアドレスを発生するプロ
グラムレジスタである。３１はＲＯＭ１１から読み出さ
れたプログラム命令を一時的に記憶する命令格納レジス
タ、３２はプログラムカウンタ２の出力とプログラムレ
ジスタ３０の出力を比較してその一致を検出する比較部
である。
リフレッシュ動作を簡単な構成で実現することができる
ので、ＤＳＰの信頼性を上げることができる。図３は本
発明の他の実施例を示す構成ブロック図である。図１，
図４と同一のものは、同一の符号を付して示す。図にお
いて、３０はプログラムカウンタ２と同じビット数を持
ち、ＲＯＭ１１を読み出す時のアドレスを発生するプロ
グラムレジスタである。３１はＲＯＭ１１から読み出さ
れたプログラム命令を一時的に記憶する命令格納レジス
タ、３２はプログラムカウンタ２の出力とプログラムレ
ジスタ３０の出力を比較してその一致を検出する比較部
である。
【００１９】３３は命令ＲＡＭ、３４は該命令ＲＡＭ３
３の出力と命令格納レジスタ３１の出力を切り替えて命
令実行部３に与えるセレクタである。２０は、比較部３
２の出力を割り込み信号として受けて、命令ＲＡＭ３３
のモード切り替え、及びセレクタ３４の切り替え制御を
行なう書込み／読出し制御部である。命令格納レジスタ
３１の出力は、命令ＲＡＭ３３とセレクタ３４に与えら
れている。このように構成されたシステムの動作を説明
すれば、以下のとおりである。
３の出力と命令格納レジスタ３１の出力を切り替えて命
令実行部３に与えるセレクタである。２０は、比較部３
２の出力を割り込み信号として受けて、命令ＲＡＭ３３
のモード切り替え、及びセレクタ３４の切り替え制御を
行なう書込み／読出し制御部である。命令格納レジスタ
３１の出力は、命令ＲＡＭ３３とセレクタ３４に与えら
れている。このように構成されたシステムの動作を説明
すれば、以下のとおりである。
【００２０】本発明は、命令格納用の命令ＲＡＭを１個
にして、リフレッシュ動作に工夫をこらしたものであ
る。本発明は、命令ＲＡＭ３３の書き替えを１周期（プ
ログラムステップ数）に１ステップずつ行い、１周期毎
に命令ＲＡＭ３３の内容を１ステップずつ書き替えを行
なうようにしたものである。
にして、リフレッシュ動作に工夫をこらしたものであ
る。本発明は、命令ＲＡＭ３３の書き替えを１周期（プ
ログラムステップ数）に１ステップずつ行い、１周期毎
に命令ＲＡＭ３３の内容を１ステップずつ書き替えを行
なうようにしたものである。
【００２１】先ず、書込み／読出し制御部２０は命令Ｒ
ＡＭ３３を読出しモードに設定し、命令ＲＡＭ３３の内
容を読み出して命令実行部３に実行させている。この
時、セレクタ３４は命令ＲＡＭ３３側をセレクトしてい
る。一方、プログラムレジスタ３０はＲＯＭ１１に読出
しアドレスを与えているが、このプログラムレジスタ３
０は１周期に１回カウントアップする。そして、カウン
トアップした値とプログラムカウンタ２の出力とが一致
した時、比較部３２は書込み／読出し制御部２０に内部
割り込み信号を与える。
ＡＭ３３を読出しモードに設定し、命令ＲＡＭ３３の内
容を読み出して命令実行部３に実行させている。この
時、セレクタ３４は命令ＲＡＭ３３側をセレクトしてい
る。一方、プログラムレジスタ３０はＲＯＭ１１に読出
しアドレスを与えているが、このプログラムレジスタ３
０は１周期に１回カウントアップする。そして、カウン
トアップした値とプログラムカウンタ２の出力とが一致
した時、比較部３２は書込み／読出し制御部２０に内部
割り込み信号を与える。
【００２２】書込み／読出し制御部２０は、この内部割
り込み信号を受けると、命令ＲＡＭ３３を書込みモード
に設定し、同時にセレクタ３４を命令格納レジスタ３１
側に切り替える。この結果、命令レジスタ３１に格納さ
れていたプログラム命令が命令ＲＡＭ３３に書き込まれ
る。同時に、この命令格納レジスタ３１に格納されてい
たプログラム命令はセレクタ３４を介して命令実行部３
に与えられる。この結果、命令実行部３は連続した命令
の実行が可能となる。この実施例によれば、１周期に１
ステップずつ命令ＲＡＭ３３の内容が更新され、リフレ
ッシュ動作が行われる。命令ＲＡＭ３３のリフレッシュ
周期としては、この程度でも十分である。
り込み信号を受けると、命令ＲＡＭ３３を書込みモード
に設定し、同時にセレクタ３４を命令格納レジスタ３１
側に切り替える。この結果、命令レジスタ３１に格納さ
れていたプログラム命令が命令ＲＡＭ３３に書き込まれ
る。同時に、この命令格納レジスタ３１に格納されてい
たプログラム命令はセレクタ３４を介して命令実行部３
に与えられる。この結果、命令実行部３は連続した命令
の実行が可能となる。この実施例によれば、１周期に１
ステップずつ命令ＲＡＭ３３の内容が更新され、リフレ
ッシュ動作が行われる。命令ＲＡＭ３３のリフレッシュ
周期としては、この程度でも十分である。
【００２３】なお、この実施例でも図２に示す実施例と
同様、比較部３２で発生する内部割り込みの優先度は、
他の割り込み命令に比べて低くしておく。この実施例
も、命令ＲＡＭのリフレッシュ動作を簡単な構成で実現
することができるので、ＤＳＰの信頼性を上げることが
できる。
同様、比較部３２で発生する内部割り込みの優先度は、
他の割り込み命令に比べて低くしておく。この実施例
も、命令ＲＡＭのリフレッシュ動作を簡単な構成で実現
することができるので、ＤＳＰの信頼性を上げることが
できる。
【００２４】
【発明の効果】以上、詳細に説明したように、本発明に
よれば命令ＲＡＭのリフレッシュ動作を簡単な構成で実
現すると共に、ＤＳＰの信頼性を上げることができるデ
ィジタルシグナルプロセッサを提供することができる。
よれば命令ＲＡＭのリフレッシュ動作を簡単な構成で実
現すると共に、ＤＳＰの信頼性を上げることができるデ
ィジタルシグナルプロセッサを提供することができる。
【図１】本発明の原理ブロック図である。
【図２】本発明の一実施例を示す構成ブロック図であ
る。
る。
【図３】本発明の他の実施例を示す構成ブロック図であ
る。
る。
【図４】従来システムの概念図である。
３ 命令実行部 １０ ディジタルシグナルプロセッサ（ＤＳＰ） １１ ＲＯＭ ２０ 書込み／読出し制御部 ２１ 第１のセレクタ ２２ 第１の命令ＲＡＭ ２３ 第２の命令ＲＡＭ ２４ 第２のセレクタ
Claims (7)
- 【請求項１】 ＲＯＭ（１１）の出力を２方向に振り分
ける第１のセレクタ（２１）と、 該第１のセレクタ（２１）を介してＲＯＭ（１１）から
のプログラム命令が書き込まれると共に、読み出される
第１及び第２の命令ＲＡＭ（２２），（２３）と、 これら第１及び第２の命令ＲＡＭ（２２），（２３）の
出力を受けてその内の一方をセレクトする第２のセレク
タ（２４）と、 該第２のセレクタ（２４）の出力を受けて命令の実行を
行なう命令実行部（３）と、 前記第１及び第２のセレクタ（２１），（２４）及び第
１及び第２の命令ＲＡＭ（２２），（２３）を制御して
命令ＲＡＭへの命令の書き込みと読み出しを制御する書
込み／読出し制御部（２０）とにより構成されるディジ
タルシグナルプロセッサ。 - 【請求項２】 前記書込み／読出し制御部（２０）は、
第１の命令ＲＡＭ（２２）が書込みモードの時には、第
２の命令ＲＡＭ（２３）を読出しモードに、 第１の命令ＲＡＭ（２２）が読出しモードの時には、第
２の命令ＲＡＭ（２３）を書込みモードにして、交互に
第１の命令ＲＡＭ（２２）及び第２の命令ＲＡＭ（２
３）にＲＯＭ（１１）からの命令を書き込んでＲＡＭの
リフレッシュ動作を行わせるようにしたことを特徴とす
る請求項１記載のディジタルシグナルプロセッサ。 - 【請求項３】 外部からの割り込み端子を設け、外部か
ら任意の時刻に第１及び第２の命令ＲＡＭ（２２），
（２３）の切り替えが行えるようにしたことを特徴とす
る請求項１記載のディジタルシグナルプロセッサ。 - 【請求項４】 前記外部割り込み命令の優先度を他の割
り込み命令よりも低くしておくようにしたことを特徴と
する請求項３記載のディジタルシグナルプロセッサ。 - 【請求項５】 ＲＯＭ（１１）からのプログラム命令が
書き込まれると共に、読み出される命令ＲＡＭ（３３）
と、 ＲＯＭ（１１）の出力命令を格納する命令格納レジスタ
（３１）と、 ＲＯＭ（１１）の読出しアドレスを与えるプログラムレ
ジスタ（３０）と、 該プログラムレジスタ（３０）及びプログラムカウンタ
（２）の出力を比較する比較部（３２）と、 前記命令格納レジスタ（３１）及び命令ＲＡＭ（３３）
の出力を受け、いずれか一方をセレクトするセレクタ
（３４）と、 該セレクタ（３４）の出力を受けて、入力された命令を
実行する命令実行部（３）と、 前記比較部（３２）の一致出力を割り込み信号として受
けて命令ＲＡＭ（３３）の書込みと読出しを制御すると
共に、前記セレクタ（３４）の切り替え制御を行なう書
込み／読出し制御部（２０）とにより構成されるディジ
タルシグナルプロセッサ。 - 【請求項６】 前記書込み／読出し制御部（２０）は、
通常は命令ＲＡＭ（３３）の出力を命令実行部（３）に
与え、比較部（３２）の一致出力を割り込みとして受け
ると、セレクタ（３４）を制御して命令実行部（３）に
命令格納レジスタ（３１）の出力を与えると共に、命令
ＲＡＭ（３３）に同じ命令を書き込むようにしたことを
特徴とする請求項５記載のディジタルシグナルプロセッ
サ。 - 【請求項７】 前記内部割り込みの優先度を他の割り込
み命令よりも低くしておくようにしたことを特徴とする
請求項６記載のディジタルシグナルプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29660393A JP3597548B2 (ja) | 1993-11-26 | 1993-11-26 | ディジタルシグナルプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29660393A JP3597548B2 (ja) | 1993-11-26 | 1993-11-26 | ディジタルシグナルプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07152630A true JPH07152630A (ja) | 1995-06-16 |
| JP3597548B2 JP3597548B2 (ja) | 2004-12-08 |
Family
ID=17835693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29660393A Expired - Lifetime JP3597548B2 (ja) | 1993-11-26 | 1993-11-26 | ディジタルシグナルプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3597548B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013118700A1 (ja) * | 2012-02-10 | 2013-08-15 | 日本電信電話株式会社 | 波長選択スイッチシステム及び波長選択スイッチの制御方法 |
-
1993
- 1993-11-26 JP JP29660393A patent/JP3597548B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013118700A1 (ja) * | 2012-02-10 | 2013-08-15 | 日本電信電話株式会社 | 波長選択スイッチシステム及び波長選択スイッチの制御方法 |
| JP2013165386A (ja) * | 2012-02-10 | 2013-08-22 | Nippon Telegr & Teleph Corp <Ntt> | 波長選択スイッチシステム及び波長選択スイッチの制御方法 |
| US9294826B2 (en) | 2012-02-10 | 2016-03-22 | Nippon Telegraph And Telephone Corporation | Wavelength selection switch system and method for controlling wavelength selection switch |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3597548B2 (ja) | 2004-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5245575A (en) | Register circuit for copying contents of one register into another register | |
| JPS6239780B2 (ja) | ||
| US5600807A (en) | Programmable controller capable of updating a user program during operation by switching between user program memories | |
| US6865636B1 (en) | Multitasking processor system for monitoring interrupt events | |
| JPH0869377A (ja) | コプロセッサを使用するための電子回路及び方法 | |
| EP0240606B1 (en) | Pipe-line processing system and microprocessor using the system | |
| JP2003233509A (ja) | デジタル信号処理装置 | |
| JPH07152630A (ja) | ディジタルシグナルプロセッサ | |
| US4263658A (en) | Electronic apparatus capable of storing operational sequence | |
| JPS6240736B2 (ja) | ||
| US5524221A (en) | Next instruction pointer calculation system for a microcomputer | |
| KR100294655B1 (ko) | 멀티타스크기능을수행하는마이컴프로그래머블콘트롤러의제어방법 | |
| JP2000112754A (ja) | データ処理装置 | |
| JP3695078B2 (ja) | パルス出力命令を持つプログラマブルコントローラ | |
| JP2000029508A (ja) | プログラマブルコントローラ | |
| JPH0713758A (ja) | 命令デコード方法 | |
| US5822775A (en) | Efficient data processing method for coefficient data in a digital dignal, processor | |
| JP2622026B2 (ja) | 中央処理装置におけるレジスタ書込制御方式 | |
| JPS6149695B2 (ja) | ||
| JPH09160786A (ja) | マイクロプロセッサ | |
| JPS6258340A (ja) | レジスタ更新機構 | |
| JPH03127126A (ja) | 情報処理装置 | |
| KR20010067336A (ko) | 데이터 처리 장치 및 그 제어 방법 | |
| JPH0865497A (ja) | 画像処理システム | |
| JPH08161222A (ja) | プロセッサ及びそのプログラム作成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040511 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040629 Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20040629 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040907 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040909 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080917 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080917 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090917 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090917 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100917 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100917 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110917 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120917 Year of fee payment: 8 |