JPH0562348B2 - - Google Patents
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- JPH0562348B2 JPH0562348B2 JP59027155A JP2715584A JPH0562348B2 JP H0562348 B2 JPH0562348 B2 JP H0562348B2 JP 59027155 A JP59027155 A JP 59027155A JP 2715584 A JP2715584 A JP 2715584A JP H0562348 B2 JPH0562348 B2 JP H0562348B2
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- Digital Computer Display Output (AREA)
- Memory System (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Controls And Circuits For Display Device (AREA)
- Processing Or Creating Images (AREA)
- Image Processing (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、図形表示データを作成する図形処理
装置に係り、特に表示用メモリ内で図形表示デー
タの転送処理を行うに好適な図形処理装置に関す
る。
装置に係り、特に表示用メモリ内で図形表示デー
タの転送処理を行うに好適な図形処理装置に関す
る。
CRT画面等のデイスプレイ装置や印刷装置に
出力する文字や図形等のデータを制御する方式と
して、読書き可能な表示用メモリに記憶するデー
タの種類の違いから次の２通りがある。
出力する文字や図形等のデータを制御する方式と
して、読書き可能な表示用メモリに記憶するデー
タの種類の違いから次の２通りがある。
(1) 文字コードを記憶する方式
表示用メモリには文字や図形情報をコード化し
た形で記憶しておき、表示のタイミングに同期し
て読出されたコードを用いて文字発生器等のパタ
ーン・メモリをアクセスし表示データを得る。表
示用メモリは比較的小容量で済むが、図形表示に
は適さない。
た形で記憶しておき、表示のタイミングに同期し
て読出されたコードを用いて文字発生器等のパタ
ーン・メモリをアクセスし表示データを得る。表
示用メモリは比較的小容量で済むが、図形表示に
は適さない。
(2) 画素データをそのまま記憶する方式
表示用メモリには画素単位の表示データを記憶
する。表示画面分の画素データを記憶するため大
容量の表示用メモリを必要とするが、任意の図形
表示や融通性の高い文字表示が可能である。
する。表示画面分の画素データを記憶するため大
容量の表示用メモリを必要とするが、任意の図形
表示や融通性の高い文字表示が可能である。
メモリの低価格化に伴い、後者が増える傾向に
あるが、大容量のデータを処理するため、処理性
能が問題となる。特に、画素データの転送処理が
重要である。第１図には転送処理の例を示す。
あるが、大容量のデータを処理するため、処理性
能が問題となる。特に、画素データの転送処理が
重要である。第１図には転送処理の例を示す。
第１ａ図は文字を表示する例を示している。表
示用メモリは、実際に画面に表示されるデータを
記憶する領域と、画面上には表示されないが種々
のパターンを記憶するパターン・バツフア領域か
ら成る。画面上に文字を表示する場合、パター
ン・バツフア領域に記憶された文字フオント・デ
ータを所定の表示位置に転送することによつて実
行される。
示用メモリは、実際に画面に表示されるデータを
記憶する領域と、画面上には表示されないが種々
のパターンを記憶するパターン・バツフア領域か
ら成る。画面上に文字を表示する場合、パター
ン・バツフア領域に記憶された文字フオント・デ
ータを所定の表示位置に転送することによつて実
行される。
また、第１ｂ図はカーソル表示を説明するもの
である。カーソルは次の手順により表示される。
である。カーソルは次の手順により表示される。
(i) カーソル表示位置の表示データをパターン・
バツフア領域の待避エリアに待避する。
バツフア領域の待避エリアに待避する。
(ii) カーソル・パターンを表示位置に転送する。
この場合には単純な転送ではなく、もとの表
示データとの演算処理が行われる。
示データとの演算処理が行われる。
更に、カーソルを移動する場合には、待避エ
リアのデータを表示位置に転送してカーソルを
消去した後に新たな表示位置にカーソル表示の
手順を繰返せばよい。
リアのデータを表示位置に転送してカーソルを
消去した後に新たな表示位置にカーソル表示の
手順を繰返せばよい。
以上のように、画素データの転送処理は非常に
重要であるが、この転送処理に次のような問題が
あり、一般に簡単ではない。
重要であるが、この転送処理に次のような問題が
あり、一般に簡単ではない。
第２図は、ある画素データを別の画素位置に転
送する場合を示している。通常、メモリの一語に
は水平方向に連続する複数画素のデータを記憶し
ている。従つて、ある画素データを別の画素位置
に転送する場合に、演算のビツト位置を揃えるた
めのソフト処理またはソース画素データの切り出
し処理が必要となる。従来、この転送処理をリフ
トウエアによつて行つており、第３図に１画素転
送処理のフローチヤートを示す。第１図に示す処
理のように矩形領域のデータを転送する処理のよ
うな場合には、ソース画素及びデイステイネーシ
ヨン画素を指定するポインタの移動、転送回数の
カウント、等の処理が加算される。この結果、汎
用のマイクロ・プロセツサを用いた場合、１画素
当りの転送処理に数μS〜数十μSを要するため、処
理の高速化が課題となつていた。
送する場合を示している。通常、メモリの一語に
は水平方向に連続する複数画素のデータを記憶し
ている。従つて、ある画素データを別の画素位置
に転送する場合に、演算のビツト位置を揃えるた
めのソフト処理またはソース画素データの切り出
し処理が必要となる。従来、この転送処理をリフ
トウエアによつて行つており、第３図に１画素転
送処理のフローチヤートを示す。第１図に示す処
理のように矩形領域のデータを転送する処理のよ
うな場合には、ソース画素及びデイステイネーシ
ヨン画素を指定するポインタの移動、転送回数の
カウント、等の処理が加算される。この結果、汎
用のマイクロ・プロセツサを用いた場合、１画素
当りの転送処理に数μS〜数十μSを要するため、処
理の高速化が課題となつていた。
本発明の目的は、メモリの１語に複数画素のデ
ータを格納する方式で、画素情報を別の画素位置
に高速に転送し得る図形処理装置を提供すること
である。
ータを格納する方式で、画素情報を別の画素位置
に高速に転送し得る図形処理装置を提供すること
である。
上記目的を達成するための本発明の特徴は、複
数ビツトからなる１画素を複数有する表示データ
を１語に割当て、表示メモリに格納された上記表
示データのアクセスを１語単位に行なつて表示を
制御する図形処理装置において、上記表示メモリ
に格納された転送元表示データの転送元アドレス
と上記１語内の画素位置を示す転送元画素アドレ
スとを記憶する転送元記憶部と、上記表示メモリ
に格納された転送先表示データの転送先アドレス
と上記１語内の画素位置を示す転送先画素アドレ
スとを記憶する転送先記憶部と、上記転送元アド
レス又は上記転送先アドレスに基づいて、上記表
示メモリから上記転送先表示データ又は上記転送
先表示データを読み出す表示データ読み出し部
と、上記転送元画素アドレスと上記転送元画素ア
ドレスから１語内の上記転送先表示データの画素
位置を指定するシフト量を算出するシフト量算出
部と、上記表示データ読み出し部によつて上記表
示メモリから読み出された上記転送元表示データ
を上記シフト量に応じてシフトするバレルシフタ
と、上記転送先画素アドレスから演算位置を特定
するマスク情報を生成するマスク情報生成部と、
上記バレルシフタによつてシフトされた転送元表
示データと上記表示データ読み出し部により上記
表示メモリから読み出され上記マスク情報によつ
てマスクされた上記転送先表示データとを演算す
る演算部と、上記演算部で演算された表示データ
を上記表示メモリの上記転送先アドレスに書き込
む表示データ書き込み部とを具備することを特徴
とする。
数ビツトからなる１画素を複数有する表示データ
を１語に割当て、表示メモリに格納された上記表
示データのアクセスを１語単位に行なつて表示を
制御する図形処理装置において、上記表示メモリ
に格納された転送元表示データの転送元アドレス
と上記１語内の画素位置を示す転送元画素アドレ
スとを記憶する転送元記憶部と、上記表示メモリ
に格納された転送先表示データの転送先アドレス
と上記１語内の画素位置を示す転送先画素アドレ
スとを記憶する転送先記憶部と、上記転送元アド
レス又は上記転送先アドレスに基づいて、上記表
示メモリから上記転送先表示データ又は上記転送
先表示データを読み出す表示データ読み出し部
と、上記転送元画素アドレスと上記転送元画素ア
ドレスから１語内の上記転送先表示データの画素
位置を指定するシフト量を算出するシフト量算出
部と、上記表示データ読み出し部によつて上記表
示メモリから読み出された上記転送元表示データ
を上記シフト量に応じてシフトするバレルシフタ
と、上記転送先画素アドレスから演算位置を特定
するマスク情報を生成するマスク情報生成部と、
上記バレルシフタによつてシフトされた転送元表
示データと上記表示データ読み出し部により上記
表示メモリから読み出され上記マスク情報によつ
てマスクされた上記転送先表示データとを演算す
る演算部と、上記演算部で演算された表示データ
を上記表示メモリの上記転送先アドレスに書き込
む表示データ書き込み部とを具備することを特徴
とする。
以下図面に基づいて本発明の好適な実施例を詳
細に説明する。
細に説明する。
第４図には本発明を実施した図形処理装置の構
成を示す。従来はマイクロプロセツサ等のソフト
ウエア処理によつていたものを、本発明では特有
のハードウエア構成により、高速に画像データの
転送を実行する。
成を示す。従来はマイクロプロセツサ等のソフト
ウエア処理によつていたものを、本発明では特有
のハードウエア構成により、高速に画像データの
転送を実行する。
すなわち、ソースアドレスレジスタ１０、デイ
ステイネーシヨンアドレスレジスタ１１、アドレ
スセレクタ１２、減算器１３、バレルシフタ１
４、転送モードレジスタ１５、アドレスデコーダ
１６、論理演算器１７、データバツフア１８、表
示用メモリ１９、ビツトモードレジスタ２０、か
ら成る。
ステイネーシヨンアドレスレジスタ１１、アドレ
スセレクタ１２、減算器１３、バレルシフタ１
４、転送モードレジスタ１５、アドレスデコーダ
１６、論理演算器１７、データバツフア１８、表
示用メモリ１９、ビツトモードレジスタ２０、か
ら成る。
表示用メモリ１９は、１語が16ビツトの構成で
順次アドレスが付されている。ソースアドレスレ
ジスタ１０およびデイステイネーシヨンアドレス
レジスタ１１は24ビツトの構成で、上位20ビツト
で表示用メモリアドレスを、下位４ビツトはメモ
リの１語内のビツト位置を、それぞれ指定する。
順次アドレスが付されている。ソースアドレスレ
ジスタ１０およびデイステイネーシヨンアドレス
レジスタ１１は24ビツトの構成で、上位20ビツト
で表示用メモリアドレスを、下位４ビツトはメモ
リの１語内のビツト位置を、それぞれ指定する。
ソースアドレスレジスタ１０は転送元の画素位
置を指定し、デイステイネーシヨンアドレスレジ
スタ１１は転送先の画素位置を指定する。アドレ
スセレクタ１２は表示用メモリに送出するアドレ
スを選択する。減算器１３はソースアドレスレジ
スタ１０とデイステイネーシヨンアドレスレジス
タ１１の下位４ビツトを減算し、バレルシフタの
シフト量を計算する。バレルシフタ１４は16ビツ
トのデータを任意のビツト長だけ１度にシフトす
る機能を持つもので、減算器１３の演算結果でシ
フト量が制御される。
置を指定し、デイステイネーシヨンアドレスレジ
スタ１１は転送先の画素位置を指定する。アドレ
スセレクタ１２は表示用メモリに送出するアドレ
スを選択する。減算器１３はソースアドレスレジ
スタ１０とデイステイネーシヨンアドレスレジス
タ１１の下位４ビツトを減算し、バレルシフタの
シフト量を計算する。バレルシフタ１４は16ビツ
トのデータを任意のビツト長だけ１度にシフトす
る機能を持つもので、減算器１３の演算結果でシ
フト量が制御される。
転送モードレジスタ１５は種々の転送モードを
記憶する。アドレスデコーダ１６は、デイステイ
ネーシヨンアドレスレジスタ１１の下位４ビツト
を入力し、転送モードレジスタ１５及びビツトモ
ードレジスタ２０の指定に対応したデコーダを行
い１語内の演算ビツト位置を指定するマスク情報
を出力する。論理演算器１７はマスク情報で指定
されたビツトに対してのみ選択的に演算を行う。
データバツフア１８は表示用メモリとの間で転送
されるデータを一時記憶する。
記憶する。アドレスデコーダ１６は、デイステイ
ネーシヨンアドレスレジスタ１１の下位４ビツト
を入力し、転送モードレジスタ１５及びビツトモ
ードレジスタ２０の指定に対応したデコーダを行
い１語内の演算ビツト位置を指定するマスク情報
を出力する。論理演算器１７はマスク情報で指定
されたビツトに対してのみ選択的に演算を行う。
データバツフア１８は表示用メモリとの間で転送
されるデータを一時記憶する。
ここで、ソースアドレスレジスタ１０、デイス
テイネーシヨンアドレスレジスタ１１、転送モー
ドレジスタ１５、ビツトモードレジスタ２０は、
図示していないが、中央処理装置（CPU）また
は他の専用制御装置からデータを書込まれ制御さ
れている。
テイネーシヨンアドレスレジスタ１１、転送モー
ドレジスタ１５、ビツトモードレジスタ２０は、
図示していないが、中央処理装置（CPU）また
は他の専用制御装置からデータを書込まれ制御さ
れている。
第５図は、第４図の実施例の動作を説明する図
で、転送モードレジスタ１５で指定される２つの
転送モードの場合を示している。同図ａは１度に
１画素のデータだけを転送する１画素転送モード
を示す。アドレスセレクタ１２では、最初にソー
スアドレスレジスタ１０が選択され、表示用メモ
リ１９からソース画素の含まれる１語のデータが
読出され、データバツフア１８を介してバレルシ
フタ１４に送られる。一方減算器１３ではソース
アドレスとデイステイネーシヨンアドレスの下位
４ビツトが減算されており、バレルシフタ１４で
複数ビツトのシフト操作が行われる。次に、アド
レスセレクタ１２ではデイステイネーシヨンアド
レスレジスタ１１が選択され、デイステイネーシ
ヨン画素位置を含むデータの１語が読出され、デ
ータバツフア１８を介して論理演算器１７に送ら
れる。一方、デイステイネーシヨンアドレスの下
位４ビツトはアドレスデコーダ１６でデコードさ
れ、デイステイネーシヨン画素位置を指定するマ
スク情報が出力される。論理演算器１７では、デ
イステイネーシヨンの１語データのうち、マスク
情報で指定されるビツト位置に対してのみバレル
シフタ１４の出力への置換え演算が施される。こ
の演算結果は、データバツフア１８を介して表示
用メモリのデイステイネーシヨンアドレスに格納
される。この１画素の転送処理を、ソースアドレ
ス及びデイステイネーシヨンアドレスを順次更新
しながら繰返すことによつて、メモリの語の境界
にかかわらず大量のデータを高速に転送できる。
で、転送モードレジスタ１５で指定される２つの
転送モードの場合を示している。同図ａは１度に
１画素のデータだけを転送する１画素転送モード
を示す。アドレスセレクタ１２では、最初にソー
スアドレスレジスタ１０が選択され、表示用メモ
リ１９からソース画素の含まれる１語のデータが
読出され、データバツフア１８を介してバレルシ
フタ１４に送られる。一方減算器１３ではソース
アドレスとデイステイネーシヨンアドレスの下位
４ビツトが減算されており、バレルシフタ１４で
複数ビツトのシフト操作が行われる。次に、アド
レスセレクタ１２ではデイステイネーシヨンアド
レスレジスタ１１が選択され、デイステイネーシ
ヨン画素位置を含むデータの１語が読出され、デ
ータバツフア１８を介して論理演算器１７に送ら
れる。一方、デイステイネーシヨンアドレスの下
位４ビツトはアドレスデコーダ１６でデコードさ
れ、デイステイネーシヨン画素位置を指定するマ
スク情報が出力される。論理演算器１７では、デ
イステイネーシヨンの１語データのうち、マスク
情報で指定されるビツト位置に対してのみバレル
シフタ１４の出力への置換え演算が施される。こ
の演算結果は、データバツフア１８を介して表示
用メモリのデイステイネーシヨンアドレスに格納
される。この１画素の転送処理を、ソースアドレ
ス及びデイステイネーシヨンアドレスを順次更新
しながら繰返すことによつて、メモリの語の境界
にかかわらず大量のデータを高速に転送できる。
第５図ｂは、複数画素転送モードの動作を説明
するもので、この場合には、アドレスデコーダ１
６では転送モードレジスタ１５の指定に従い、複
数のビツト位置に“１”をセツトする。従つて水
平に連続する複数ビツトを転送する場合に、更に
高速化できる。
するもので、この場合には、アドレスデコーダ１
６では転送モードレジスタ１５の指定に従い、複
数のビツト位置に“１”をセツトする。従つて水
平に連続する複数ビツトを転送する場合に、更に
高速化できる。
このように、本実施例によれば、表示用メモリ
の１語に複数画素のデータが格納される場合に
も、ソース読出し、デイステイネーシヨン読出
し、デイステイネーシヨン書込みの３回のメモリ
アクセスで１あるいは複数の任意の画素位置に対
して画素データの転送を行うことができ、高速転
送が可能である。
の１語に複数画素のデータが格納される場合に
も、ソース読出し、デイステイネーシヨン読出
し、デイステイネーシヨン書込みの３回のメモリ
アクセスで１あるいは複数の任意の画素位置に対
して画素データの転送を行うことができ、高速転
送が可能である。
更に、第４図の実施例では、１画素のデータが
複数ビツトで表現される場合（カラーや多階調の
処理）にも効率良く処理し得る機能を有してお
り、ビツトモードレジスタ２０の指定に従つて５
種類の異なる動作モードを選択できる。第６図に
は、各モードにおける表示用メモリの１語の構成
を示す。
複数ビツトで表現される場合（カラーや多階調の
処理）にも効率良く処理し得る機能を有してお
り、ビツトモードレジスタ２０の指定に従つて５
種類の異なる動作モードを選択できる。第６図に
は、各モードにおける表示用メモリの１語の構成
を示す。
(a) １ビツト／画素モード
白黒画像のように１画素を１ビツトで表現する
場合に用いるモードで、表示用メモリの１語には
連続する16画素のデータを格納する。
場合に用いるモードで、表示用メモリの１語には
連続する16画素のデータを格納する。
(b) ２ビツト／画素モード
１画素を２ビツトで表現するもので４色または
４階調までの表示に用いる。表示用メモリの１語
には連続する８画素のデータを格納する。
４階調までの表示に用いる。表示用メモリの１語
には連続する８画素のデータを格納する。
(c) ４ビツト／画素モード
１画素を４ビツトで表現するもので、表示用メ
モリの１語には連続する４画素のデータを格納す
る。
モリの１語には連続する４画素のデータを格納す
る。
(d) ８ビツト／画素モード
１画素を８ビツトで表現し、表示用メモリの１
語には２画素分のデータを格納する。
語には２画素分のデータを格納する。
(e) 16ビツト／画素モード
１画素を16ビツトで表現するもので、表示用メ
モリの１語が１画素データに対応する。
モリの１語が１画素データに対応する。
第７図は、４ビツト／画素モードの場合を例
に、１画素データの転送を図示したものである。
ソース画素の含まれる１語データを読出し、その
うちのソース画素データのみをデイステイネーシ
ヨン画素位置に埋め込む処理が必要である。
に、１画素データの転送を図示したものである。
ソース画素の含まれる１語データを読出し、その
うちのソース画素データのみをデイステイネーシ
ヨン画素位置に埋め込む処理が必要である。
第８図は、４ビツト／画素モードの場合の１画
素の転送処理の流れを示したものである。まず、
ソース画素の含まれる表示用メモリ１９の１語が
読出され、データバツフア１８に一時記憶され
る。一方、ソース画素を指定するアドレス情報の
下位４ビツトとデイステイネーシヨン画素を指定
するアドレス情報の下位４ビツトが減算される。
この値は、ソース画素とデイステイネーシヨン画
素のビツト位置の差を表している。ソース読出し
データがバレルシフタ１４でシフトされ、ソース
画素CSはデイステイネーシヨン画素の位置に揃え
られる。続いて、デイステイネーシヨン画素Cd
の含まれる１語が読出され論理演算器１７でソー
ス画素CSとの演算が行われる。このとき、マスク
情報としてはデイステイネーシヨン画素位置にの
み“１”が発生されているので、デイステイネー
シヨンの１画素のみが更新され書込みデータが得
られる。論理演算の種類は、置換え、論理演算、
などが可能である。４ビツト／画素モード以外の
場合にも、マスク情報の形式が異なるのみで、ま
つたく同様の演算が行われる。
素の転送処理の流れを示したものである。まず、
ソース画素の含まれる表示用メモリ１９の１語が
読出され、データバツフア１８に一時記憶され
る。一方、ソース画素を指定するアドレス情報の
下位４ビツトとデイステイネーシヨン画素を指定
するアドレス情報の下位４ビツトが減算される。
この値は、ソース画素とデイステイネーシヨン画
素のビツト位置の差を表している。ソース読出し
データがバレルシフタ１４でシフトされ、ソース
画素CSはデイステイネーシヨン画素の位置に揃え
られる。続いて、デイステイネーシヨン画素Cd
の含まれる１語が読出され論理演算器１７でソー
ス画素CSとの演算が行われる。このとき、マスク
情報としてはデイステイネーシヨン画素位置にの
み“１”が発生されているので、デイステイネー
シヨンの１画素のみが更新され書込みデータが得
られる。論理演算の種類は、置換え、論理演算、
などが可能である。４ビツト／画素モード以外の
場合にも、マスク情報の形式が異なるのみで、ま
つたく同様の演算が行われる。
以上のように本実施例によれば、１画素のデー
タが複数のビツトで表現される場合にも、ソース
読出し、デイステイネーシヨン読出し、デイステ
イネーシヨン書込み、の３回のメモリアクセスで
任意の画素位置に対して画素データの転送ができ
るという効果がある。
タが複数のビツトで表現される場合にも、ソース
読出し、デイステイネーシヨン読出し、デイステ
イネーシヨン書込み、の３回のメモリアクセスで
任意の画素位置に対して画素データの転送ができ
るという効果がある。
以上詳細に説明したように、本発明によれば、
表示用メモリの１語に複数画素のデータが格納さ
れる場合にも、表示用メモリ内での高速データ転
送が可能である。
表示用メモリの１語に複数画素のデータが格納さ
れる場合にも、表示用メモリ内での高速データ転
送が可能である。
また、第９図は、本発明の応用例として、矩形
領域の転送命令のポインタ移動方向（SD）を示
す。画素単位の処理を行なうため種々のポインタ
走査が可能である。ａ〜ｈの８通りの移動方向が
定義されており、ソース領域、デイステイネーシ
ヨン領域にそれぞれ独立に指定できる。従つて転
送方法に種々の組合せが可能である。第１０図
は、ソース領域にSD＝１、デイステイネーシヨ
ン領域にSD＝５を指定した転送例を示す。
領域の転送命令のポインタ移動方向（SD）を示
す。画素単位の処理を行なうため種々のポインタ
走査が可能である。ａ〜ｈの８通りの移動方向が
定義されており、ソース領域、デイステイネーシ
ヨン領域にそれぞれ独立に指定できる。従つて転
送方法に種々の組合せが可能である。第１０図
は、ソース領域にSD＝１、デイステイネーシヨ
ン領域にSD＝５を指定した転送例を示す。
第１図は画像データ転送の例を示す図を、第２
図は１画素の転送を示す図を、第３図は従来のソ
フトウエア処理のフローチヤートを、第４図は本
発明の実施例を示すブロツク図を、第５図は第４
図に対するデータ転送の説明図を、第６図はビツ
ト／画素モードの説明図を、第７図は画素データ
転送を示す図を、第８図は画素データ転送の説明
図を、第９図は領域データ転送の説明図を、第１
０図は領域データ転送の例を示す図を、それぞれ
示す。 １０……ソースアドレスレジスタ、１１……デ
イステイネーシヨンアドレスレジスタ、１３……
減算器、１４……バレルシフタ、１６……アドレ
スデコーダ、１７……論理演算器。
図は１画素の転送を示す図を、第３図は従来のソ
フトウエア処理のフローチヤートを、第４図は本
発明の実施例を示すブロツク図を、第５図は第４
図に対するデータ転送の説明図を、第６図はビツ
ト／画素モードの説明図を、第７図は画素データ
転送を示す図を、第８図は画素データ転送の説明
図を、第９図は領域データ転送の説明図を、第１
０図は領域データ転送の例を示す図を、それぞれ
示す。 １０……ソースアドレスレジスタ、１１……デ
イステイネーシヨンアドレスレジスタ、１３……
減算器、１４……バレルシフタ、１６……アドレ
スデコーダ、１７……論理演算器。
Claims (1)
- 【特許請求の範囲】 １ 複数ビツトからなる１画素を複数有する表示
データを１語に割当て、表示メモリに格納された
上記表示データのアクセスを１語単位に行なつて
表示を制御する図形処理装置において、 上記表示メモリに格納された転送元表示データ
の転送元アドレスと上記１語内の画素位置を示す
転送元画素アドレスとを記憶する転送元記憶部
と、 上記表示メモリに格納された転送先表示データ
の転送先アドレスと上記１語内の画素位置を示す
転送先画素アドレスとを記憶する転送先記憶部
と、 上記転送元アドレス又は上記転送先アドレスに
基づいて、上記表示メモリから上記転送先表示デ
ータ又は上記転送先表示データを読み出す表示デ
ータ読み出し部と、 上記転送元画素アドレスと上記転送元画素アド
レスから１語内の上記転送先表示データの画素位
置を指定するシフト量を算出するシフト量算出部
と、 上記表示データ読み出し部によつて上記表示メ
モリから読み出された上記転送元表示データを上
記シフト量に応じて１度にシフトするバレルシフ
タと、 上記転送先画素アドレスから演算位置を特定す
るマスク情報を生成するマスク情報生成部と、 上記バレルシフタによつてシフトされた転送元
表示データと上記表示データ読み出し部により上
記表示メモリから読み出され上記マスク情報によ
つてマスクされた上記転送先表示データとを演算
する演算部と、 上記演算部で演算された表示データを上記表示
メモリの上記転送先アドレスに書き込む表示デー
タ書き込み部とを具備することを特徴とする図形
処理装置。 ２ 特許請求の範囲第１項において、 転送元アドレスと転送先アドレスのうち少なく
とも一方が上記表示メモリ上の２次元空間の異な
る方向に移動するように演算する転送元記憶部又
は転送先記憶部を有することを特徴とする図形処
理装置。
Priority Applications (23)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027155A JPS60172085A (ja) | 1984-02-17 | 1984-02-17 | 図形処理装置 |
| EP84116285A EP0146961B1 (en) | 1983-12-26 | 1984-12-24 | Image and graphic pattern processing apparatus |
| DE3486494T DE3486494T2 (de) | 1983-12-26 | 1984-12-24 | Graphisches Musterverarbeitungsgerät |
| US06/686,039 US4862150A (en) | 1983-12-26 | 1984-12-24 | Graphic pattern processing apparatus |
| EP98112287A EP0989536B1 (en) | 1983-12-26 | 1984-12-24 | Graphic pattern processing apparatus |
| EP90106622A EP0383367B1 (en) | 1983-12-26 | 1984-12-24 | Graphic pattern processing apparatus and method |
| DE3486472T DE3486472T2 (de) | 1983-12-26 | 1984-12-24 | Graphisches Musterverarbeitungsgerät und Verfahren |
| DE8484116285T DE3484297D1 (de) | 1983-12-26 | 1984-12-24 | Geraet zur verarbeitung von bild und graphik eines musters. |
| KR1019840008375A KR970007247B1 (ko) | 1983-12-26 | 1984-12-26 | 도형처리장치 및 도형처리방법 |
| US07/350,254 US5043713A (en) | 1983-12-26 | 1989-05-11 | Graphic data processing apparatus for processing pixels having a number of bits which may be selected |
| US07/737,398 US5300947A (en) | 1983-12-26 | 1991-07-29 | Graphic pattern processing apparatus |
| US07/736,780 US5332995A (en) | 1983-12-26 | 1991-07-29 | Graphic pattern processing apparatus |
| US08/104,572 US5631671A (en) | 1983-12-26 | 1993-08-11 | Graphic pattern processing apparatus for processing pixels havings a number of bits which may be selected |
| KR1019930019695A KR940010225B1 (ko) | 1983-12-26 | 1993-09-25 | 도형처리장치 및 그 조작방법 |
| KR1019930019696A KR950007531B1 (ko) | 1983-12-26 | 1993-09-25 | 도형처리시스템 및 도형처리방법 |
| KR1019930019697A KR950007532B1 (ko) | 1983-12-26 | 1993-09-25 | 도형처리시스템 및 도형처리방법 |
| KR1019930019698A KR940010224B1 (ko) | 1983-12-26 | 1993-09-25 | 도형처리시스템 |
| KR1019940019887A KR950012931B1 (ko) | 1983-12-26 | 1994-08-12 | 도형처리장치 및 도형처리방법 |
| KR1019940019886A KR950013229B1 (ko) | 1983-12-26 | 1994-08-12 | 도형처리장치 및 도형처리방법 |
| US08/430,851 US5657045A (en) | 1983-12-26 | 1995-04-28 | Graphic pattern processing apparatus |
| US08/430,848 US5638095A (en) | 1983-12-26 | 1995-04-28 | Graphic pattern processing apparatus having a parallel to serial conversion unit |
| US08/430,853 US5631668A (en) | 1983-12-26 | 1995-04-28 | Graphic pattern processing apparatus |
| US09/932,895 US6492992B2 (en) | 1983-12-26 | 2001-08-21 | Graphic pattern processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027155A JPS60172085A (ja) | 1984-02-17 | 1984-02-17 | 図形処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60172085A JPS60172085A (ja) | 1985-09-05 |
| JPH0562348B2 true JPH0562348B2 (ja) | 1993-09-08 |
Family
ID=12213160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59027155A Granted JPS60172085A (ja) | 1983-12-26 | 1984-02-17 | 図形処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60172085A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4763251A (en) * | 1986-01-17 | 1988-08-09 | International Business Machines Corporation | Merge and copy bit block transfer implementation |
| US4874164A (en) * | 1986-07-18 | 1989-10-17 | Commodore-Amiga, Inc. | Personal computer apparatus for block transfer of bit-mapped image data |
| JPH01128095A (ja) * | 1987-11-13 | 1989-05-19 | Hitachi Ltd | メモリ書込回路 |
| JPH06202601A (ja) * | 1993-01-07 | 1994-07-22 | Nec Corp | ビデオ表示用メモリ集積回路 |
| JPH0830506A (ja) * | 1994-07-20 | 1996-02-02 | Fujitsu Ltd | データ転送制御方法およびデータ転送回路 |
| JP2728077B2 (ja) * | 1996-02-13 | 1998-03-18 | 株式会社日立製作所 | 画像合成処理方法 |
| JP2735065B2 (ja) * | 1996-02-13 | 1998-04-02 | 株式会社日立製作所 | 画像処理プロセッサ |
| US6262751B1 (en) * | 1998-10-26 | 2001-07-17 | Seiko Epson Corporation | Hardware rotation of an image on a computer display |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3938102A (en) * | 1974-08-19 | 1976-02-10 | International Business Machines Corporation | Method and apparatus for accessing horizontal sequences and rectangular sub-arrays from an array stored in a modified word organized random access memory system |
| US3995253A (en) * | 1975-03-03 | 1976-11-30 | International Business Machines Corporation | Method and apparatus for accessing horizontal sequences, vertical sequences, and rectangular subarrays from an array stored in a modified word organized random access memory system |
| JPS54147738A (en) * | 1978-05-11 | 1979-11-19 | Toshiba Corp | Data processing system |
| JPS57130082A (en) * | 1981-02-06 | 1982-08-12 | Ricoh Kk | Picture data transfer controller |
| JPS58169185A (ja) * | 1982-03-31 | 1983-10-05 | 富士通株式会社 | メモリのアクセス方式 |
| JPS592079A (ja) * | 1982-06-28 | 1984-01-07 | 株式会社東芝 | 画像記憶装置 |
-
1984
- 1984-02-17 JP JP59027155A patent/JPS60172085A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60172085A (ja) | 1985-09-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |