JPH0562463A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0562463A JPH0562463A JP3244862A JP24486291A JPH0562463A JP H0562463 A JPH0562463 A JP H0562463A JP 3244862 A JP3244862 A JP 3244862A JP 24486291 A JP24486291 A JP 24486291A JP H0562463 A JPH0562463 A JP H0562463A
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Abstract
(57)【要約】
【目的】 ダイレクトセンス方式のダイナミックＲＡＭ
のデ−タ読出し速度の高速化、アドレスによるアクセス
バラツキの低減を図ることにある。 【構成】 コモンＩ／Ｏ線をリ−ド用とライト用とに分
離するとともに、データ線上にシェアードＭＯＳを設
け、このシェアードＭＯＳにより読出し時にリ−ド用コ
モンＩ／Ｏ線以外のセンスアンプ、ライトＩ／Ｏ、プリ
チャ−ジＭＯＳ等をデータ線から分離し、ダイレクトセ
ンス方式により読出した後、上記シェアードＭＯＳをオ
ンさせてセンスアンプでデータ線のレベル差を増幅し、
選択されているメモリセルにリライトさせるようにす
る。 【効果】 リ−ド時のデ−タ線容量を低減でき、デ−タ
線信号量が増加することにより、高速アクセス、アドレ
スによるアクセスバラツキの低減の効果がある。更に、
チップ面積の増大、コストの増加を伴うことなくメモリ
の性能、信頼性を高めることができる。
のデ−タ読出し速度の高速化、アドレスによるアクセス
バラツキの低減を図ることにある。 【構成】 コモンＩ／Ｏ線をリ−ド用とライト用とに分
離するとともに、データ線上にシェアードＭＯＳを設
け、このシェアードＭＯＳにより読出し時にリ−ド用コ
モンＩ／Ｏ線以外のセンスアンプ、ライトＩ／Ｏ、プリ
チャ−ジＭＯＳ等をデータ線から分離し、ダイレクトセ
ンス方式により読出した後、上記シェアードＭＯＳをオ
ンさせてセンスアンプでデータ線のレベル差を増幅し、
選択されているメモリセルにリライトさせるようにす
る。 【効果】 リ−ド時のデ−タ線容量を低減でき、デ−タ
線信号量が増加することにより、高速アクセス、アドレ
スによるアクセスバラツキの低減の効果がある。更に、
チップ面積の増大、コストの増加を伴うことなくメモリ
の性能、信頼性を高めることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の回路
方式に適用して有効な技術に関し、特にダイレクトセン
ス方式のダイナミックＲＡＭに利用して有効な技術に関
するものである。
方式に適用して有効な技術に関し、特にダイレクトセン
ス方式のダイナミックＲＡＭに利用して有効な技術に関
するものである。
【０００２】
【従来の技術】従来のダイナミックＲＡＭにおけるデー
タ読出し方式としては、デ−タ線を予めＶｃｃ／２レベ
ルにプリチャージしておいて、ワード線立上り後適当な
タイミングでデータ線に接続されたセンスアンプを駆動
してデータ線に生じている電位差を増幅してから、Ｙ系
スイッチをオンさせてコモンＩ／Ｏ線を介してメインア
ンプに接続するＶｃｃ／２プリチャージ方式がある。
タ読出し方式としては、デ−タ線を予めＶｃｃ／２レベ
ルにプリチャージしておいて、ワード線立上り後適当な
タイミングでデータ線に接続されたセンスアンプを駆動
してデータ線に生じている電位差を増幅してから、Ｙ系
スイッチをオンさせてコモンＩ／Ｏ線を介してメインア
ンプに接続するＶｃｃ／２プリチャージ方式がある。
【０００３】これに対し、近年、センスアンプを駆動す
る前にＹ系スイッチをオンさせて、コモンＩ／Ｏ線を介
してメインアンプに接続することで、読出し速度の高速
化を図ったダイレクトセンス方式のダイナミックＲＡＭ
が実用化されている（日立製作所製、４メガビットＢＩ
ＣＭＯＳダイナミックＲＡＭ：ＨＭ５７４０００）。
る前にＹ系スイッチをオンさせて、コモンＩ／Ｏ線を介
してメインアンプに接続することで、読出し速度の高速
化を図ったダイレクトセンス方式のダイナミックＲＡＭ
が実用化されている（日立製作所製、４メガビットＢＩ
ＣＭＯＳダイナミックＲＡＭ：ＨＭ５７４０００）。
【０００４】
【発明が解決しようとする課題】この種のダイナミック
ＲＡＭにおけるデ−タ線容量Ｃｄは、デ−タ線自身の配
線容量とセンスアンプ、Ｉ／Ｏへの接続スイッチＭＯ
Ｓ、プリチャ−ジＭＯＳ等、デ−タ線に接続されている
回路の負荷容量との和であり、デ−タ線の配線容量以外
が占める割合は前述のダイナミックＲＡＭで全体のほぼ
１／３であった。ダイレクトセンス方式における高速ア
クセス、アクセスバラツキ低減の条件としてデ−タ読出
し信号が大きいことつまりメモリセル蓄積電荷容量Ｃｓ
とデータ線容量Ｃｄとの比が大きいことが重要である
が、ダイナミックＲＡＭの高集積化、大容量化がすすむ
中、情報蓄積電荷容量Ｃｓを増大させるには加工技術、
レイアウトの面で限界がある。
ＲＡＭにおけるデ−タ線容量Ｃｄは、デ−タ線自身の配
線容量とセンスアンプ、Ｉ／Ｏへの接続スイッチＭＯ
Ｓ、プリチャ−ジＭＯＳ等、デ−タ線に接続されている
回路の負荷容量との和であり、デ−タ線の配線容量以外
が占める割合は前述のダイナミックＲＡＭで全体のほぼ
１／３であった。ダイレクトセンス方式における高速ア
クセス、アクセスバラツキ低減の条件としてデ−タ読出
し信号が大きいことつまりメモリセル蓄積電荷容量Ｃｓ
とデータ線容量Ｃｄとの比が大きいことが重要である
が、ダイナミックＲＡＭの高集積化、大容量化がすすむ
中、情報蓄積電荷容量Ｃｓを増大させるには加工技術、
レイアウトの面で限界がある。
【０００５】そこで、高集積化、大容量化が要求される
ダイナミックＲＡＭでは、高速アクセスのため少しでも
読出し信号量を大きく得るために、溝堀キャパシタ等を
用いたメモリセルの三次元化やデ−タ線の細分化という
手段がとられているが、加工技術の限界、チップ面積の
増大等、歩留、低コスト化を阻害する結果となってい
る。本発明では、加工技術、チップ面積等の制限によ
り、情報蓄積電荷容量Ｃｓを大きくとれない場合でも、
デ−タ読出し信号量を増大させる事ができ、高速アクセ
ス、アクセスバラツキの低減を可能にするとともに、チ
ップ面積の増大、コストの増加を伴うことなくメモリの
性能、信頼性を高めることにある。
ダイナミックＲＡＭでは、高速アクセスのため少しでも
読出し信号量を大きく得るために、溝堀キャパシタ等を
用いたメモリセルの三次元化やデ−タ線の細分化という
手段がとられているが、加工技術の限界、チップ面積の
増大等、歩留、低コスト化を阻害する結果となってい
る。本発明では、加工技術、チップ面積等の制限によ
り、情報蓄積電荷容量Ｃｓを大きくとれない場合でも、
デ−タ読出し信号量を増大させる事ができ、高速アクセ
ス、アクセスバラツキの低減を可能にするとともに、チ
ップ面積の増大、コストの増加を伴うことなくメモリの
性能、信頼性を高めることにある。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。本発明は、データの読出し方式にダイレ
クトセンス方式を用いたダイナミックＲＡＭにおいて、
データ読出し時には比較的寄生容量の大きなセンスアン
プは不要である点に着目し、コモンＩ／Ｏ線をリ−ド用
とライト用とに分離するとともに、データ線上にスイッ
チＭＯＳＦＥＴ（以下、シェアードＭＯＳと称する）を
設け、このシェアードＭＯＳにより読出し時にリ−ド用
コモンＩ／Ｏ線以外のセンスアンプ、ライトＩ／Ｏ、プ
リチャ−ジＭＯＳ等をデータ線から分離し、ダイレクト
センス方式により読出した後、上記シェアードＭＯＳを
オンさせてセンスアンプでデータ線のレベル差を増幅
し、選択されているメモリセルにリライト（再書込み）
させるようにするものである。また、シェアードＭＯＳ
により分離するリ−ド用コモンＩ／Ｏ線以外のセンスア
ンプ、ライト用コモンＩ／Ｏ線、プリチャ−ジＭＯＳ等
を、データ線上に設けた２組のシェア−ドＭＯＳをオ
ン、オフすることによって２つのメモリアレイ間で共有
させるようにする。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。本発明は、データの読出し方式にダイレ
クトセンス方式を用いたダイナミックＲＡＭにおいて、
データ読出し時には比較的寄生容量の大きなセンスアン
プは不要である点に着目し、コモンＩ／Ｏ線をリ−ド用
とライト用とに分離するとともに、データ線上にスイッ
チＭＯＳＦＥＴ（以下、シェアードＭＯＳと称する）を
設け、このシェアードＭＯＳにより読出し時にリ−ド用
コモンＩ／Ｏ線以外のセンスアンプ、ライトＩ／Ｏ、プ
リチャ−ジＭＯＳ等をデータ線から分離し、ダイレクト
センス方式により読出した後、上記シェアードＭＯＳを
オンさせてセンスアンプでデータ線のレベル差を増幅
し、選択されているメモリセルにリライト（再書込み）
させるようにするものである。また、シェアードＭＯＳ
により分離するリ−ド用コモンＩ／Ｏ線以外のセンスア
ンプ、ライト用コモンＩ／Ｏ線、プリチャ−ジＭＯＳ等
を、データ線上に設けた２組のシェア−ドＭＯＳをオ
ン、オフすることによって２つのメモリアレイ間で共有
させるようにする。
【０００７】
【作用】上記手段によれば、デ−タ読出し時はシェアー
ドＭＯＳをオフすることにより、デ−タ線に接続されて
いる回路をリ−ド用コモンＩ／Ｏ線だけにでき、読出し
時のみかけ上のデ−タ線容量Ｃｄを減らすことができ、
これによって、メモリセル内の情報蓄積電荷容量Ｃｓを
増大させることなく読出し時に大きなデ−タ線信号量を
得ることができるようになる。その結果、高速アクセ
ス、アクセスバラツキの低減を可能にするとともに、チ
ップ面積の増大、コストの増加を伴うことなくメモリの
性能、信頼性を高めることが可能となる。
ドＭＯＳをオフすることにより、デ−タ線に接続されて
いる回路をリ−ド用コモンＩ／Ｏ線だけにでき、読出し
時のみかけ上のデ−タ線容量Ｃｄを減らすことができ、
これによって、メモリセル内の情報蓄積電荷容量Ｃｓを
増大させることなく読出し時に大きなデ−タ線信号量を
得ることができるようになる。その結果、高速アクセ
ス、アクセスバラツキの低減を可能にするとともに、チ
ップ面積の増大、コストの増加を伴うことなくメモリの
性能、信頼性を高めることが可能となる。
【０００８】
【実施例】以下、図１および図２を用いて本発明をダイ
ナミックＲＡＭに適用した場合の一実施例を説明する。
図１は本発明を適用したダイナミックＲＡＭ全体のブロ
ック図、図２は図１のうち、センスアンプを共有するデ
−タ線１組を抜き出して示した回路図である。図１にお
いて、実施例のダイナミックＲＡＭは特に制限されない
が、２つのメモリアレイＡＲＹ０、ＡＲＹ１を備え、こ
れらに対応してＸデコ−ダＸＤＥＣ０、ＸＤＥＣ１、及
びＹデコ−ダＹＤＥＣ０、ＹＤＥＣ１を備えている。ま
た、それぞれのメモリアレイに隣接して、リード用Ｉ／
Ｏ ＲＩ／Ｏ０とＲＩ／Ｏ１が配置されており、シェア
−ドＭＯＳ ＳＨＲ０、ＳＨＲ１を介して、上記リード
用Ｉ／Ｏ ＲＩ／Ｏ０とＲＩ／Ｏ１間にはセンスアンプ
Ｓ・Ａ、ライト用Ｉ／ＯＷＩ／Ｏ０、ＷＩ／Ｏ１および
プリチャ−ジ用ＭＯＳＦＥＴ回路 ＰＣＭＯＳ等の回路
が共通回路として配置されている。なお、ＩＯＣはデー
タ入出力バッファ回路、Ｉ／Ｏはデータの共通入出力端
子である。
ナミックＲＡＭに適用した場合の一実施例を説明する。
図１は本発明を適用したダイナミックＲＡＭ全体のブロ
ック図、図２は図１のうち、センスアンプを共有するデ
−タ線１組を抜き出して示した回路図である。図１にお
いて、実施例のダイナミックＲＡＭは特に制限されない
が、２つのメモリアレイＡＲＹ０、ＡＲＹ１を備え、こ
れらに対応してＸデコ−ダＸＤＥＣ０、ＸＤＥＣ１、及
びＹデコ−ダＹＤＥＣ０、ＹＤＥＣ１を備えている。ま
た、それぞれのメモリアレイに隣接して、リード用Ｉ／
Ｏ ＲＩ／Ｏ０とＲＩ／Ｏ１が配置されており、シェア
−ドＭＯＳ ＳＨＲ０、ＳＨＲ１を介して、上記リード
用Ｉ／Ｏ ＲＩ／Ｏ０とＲＩ／Ｏ１間にはセンスアンプ
Ｓ・Ａ、ライト用Ｉ／ＯＷＩ／Ｏ０、ＷＩ／Ｏ１および
プリチャ−ジ用ＭＯＳＦＥＴ回路 ＰＣＭＯＳ等の回路
が共通回路として配置されている。なお、ＩＯＣはデー
タ入出力バッファ回路、Ｉ／Ｏはデータの共通入出力端
子である。
【０００９】ＸアドレスバッファＸＡＢは、クロック信
号により動作するタイミングジェネレ−タＴＧからのＸ
アドレス取込み信号ＸＬの立上タイミングで外部からの
アドレスを取り込み、Ｘデコ−ダＸＤＥＣ０、ＸＤＥＣ
１にてワード線駆動信号が形成されて対応するワ−ド線
が一本選択され、デ−タ読込み書込みのために選択レベ
ルに変化される。同様にＹアドレスバッファＹＡＢはタ
イミングジェネレ−タＴＧからのＹアドレス取込み信号
ＹＬのタイミングでアドレスを取り込み、Ｙデコ−ダＹ
ＤＥＣ０、ＹＤＥＣ１にて一組のデ−タ線が選択され、
リ−ドメインアンプＲ．ＭＡまたはライトメインアンプ
Ｗ．ＭＡに接続される。
号により動作するタイミングジェネレ−タＴＧからのＸ
アドレス取込み信号ＸＬの立上タイミングで外部からの
アドレスを取り込み、Ｘデコ−ダＸＤＥＣ０、ＸＤＥＣ
１にてワード線駆動信号が形成されて対応するワ−ド線
が一本選択され、デ−タ読込み書込みのために選択レベ
ルに変化される。同様にＹアドレスバッファＹＡＢはタ
イミングジェネレ−タＴＧからのＹアドレス取込み信号
ＹＬのタイミングでアドレスを取り込み、Ｙデコ−ダＹ
ＤＥＣ０、ＹＤＥＣ１にて一組のデ−タ線が選択され、
リ−ドメインアンプＲ．ＭＡまたはライトメインアンプ
Ｗ．ＭＡに接続される。
【００１０】上記メモリアレイＡＲＹ０、ＡＲＹ１内の
ワ−ド線ＷＬは、図２に示すように垂直方向に配置され
ており、デ−タ線ＤＬ，ＤＬ’は水平方向に配置され、
メモリセルＭＣはそれらの交点に配置されている。ＱＤ
０１，ＱＤ０２は左側のメモリアレイＡＲＹ０のデ−タ
線ＤＬ，ＤＬ’のレベル差を検出するため設けられた差
動ＭＯＳＦＥＴ、ＱＤ１１，ＱＤ１２は右側のメモリア
レイＡＲＹ１のデ−タ線ＤＬ，ＤＬ’のレベル差を検出
するため設けられた差動ＭＯＳＦＥＴで、これらの差動
ＭＯＳＦＥＴ ＱＤ０１，ＱＤ０２およびＱＤ１１，Ｑ
Ｄ１２のゲート端子がそれぞれデ−タ線ＤＬ，ＤＬ’に
接続され、共通ソース端子は回路の接地点に接続されて
いる。
ワ−ド線ＷＬは、図２に示すように垂直方向に配置され
ており、デ−タ線ＤＬ，ＤＬ’は水平方向に配置され、
メモリセルＭＣはそれらの交点に配置されている。ＱＤ
０１，ＱＤ０２は左側のメモリアレイＡＲＹ０のデ−タ
線ＤＬ，ＤＬ’のレベル差を検出するため設けられた差
動ＭＯＳＦＥＴ、ＱＤ１１，ＱＤ１２は右側のメモリア
レイＡＲＹ１のデ−タ線ＤＬ，ＤＬ’のレベル差を検出
するため設けられた差動ＭＯＳＦＥＴで、これらの差動
ＭＯＳＦＥＴ ＱＤ０１，ＱＤ０２およびＱＤ１１，Ｑ
Ｄ１２のゲート端子がそれぞれデ−タ線ＤＬ，ＤＬ’に
接続され、共通ソース端子は回路の接地点に接続されて
いる。
【００１１】また、差動ＭＯＳＦＥＴ ＱＤ０１，ＱＤ
０２のドレイン端子は、リード用カラムスイッチＱｙ０
１，Ｑｙ０２を介してリード用Ｉ／Ｏ線ＲＩ／Ｏ０に、
また差動ＭＯＳＦＥＴ ＱＤ１１，ＱＤ１２のドレイン
端子はカラムスイッチＱｙ１１，Ｑｙ１２を介してリー
ド用Ｉ／Ｏ線ＲＩ／Ｏ０とＲＩ／Ｏ１にそれぞれ接続さ
れている。リード用Ｉ／Ｏ線ＲＩ／Ｏ０とＲＩ／Ｏ１の
他端にはそれぞれリード用メインアンプＲ．ＭＡが接続
されている。さらに、左右のメモリアレイＡＲＹ０、Ａ
ＲＹ１内のデータ線ＤＬ，ＤＬ’は、２組のスイッチＭ
ＯＳＦＥＴからなるシェアードＭＯＳ Ｑｓ０１，Ｑｓ
０２とＱｓ１１，Ｑｓ１２によって分離可能に構成され
ており、シェアードＭＯＳＱｓ０１，Ｑｓ０２とＱｓ１
１，Ｑｓ１２の間に左右のメモリアレイＡＲＹ０、ＡＲ
Ｙ１に共通のセンスアンプＳ．Ａと、Ｖcc／２プリチャ
ージ回路ＰＣＭＯＳとが配置されている。
０２のドレイン端子は、リード用カラムスイッチＱｙ０
１，Ｑｙ０２を介してリード用Ｉ／Ｏ線ＲＩ／Ｏ０に、
また差動ＭＯＳＦＥＴ ＱＤ１１，ＱＤ１２のドレイン
端子はカラムスイッチＱｙ１１，Ｑｙ１２を介してリー
ド用Ｉ／Ｏ線ＲＩ／Ｏ０とＲＩ／Ｏ１にそれぞれ接続さ
れている。リード用Ｉ／Ｏ線ＲＩ／Ｏ０とＲＩ／Ｏ１の
他端にはそれぞれリード用メインアンプＲ．ＭＡが接続
されている。さらに、左右のメモリアレイＡＲＹ０、Ａ
ＲＹ１内のデータ線ＤＬ，ＤＬ’は、２組のスイッチＭ
ＯＳＦＥＴからなるシェアードＭＯＳ Ｑｓ０１，Ｑｓ
０２とＱｓ１１，Ｑｓ１２によって分離可能に構成され
ており、シェアードＭＯＳＱｓ０１，Ｑｓ０２とＱｓ１
１，Ｑｓ１２の間に左右のメモリアレイＡＲＹ０、ＡＲ
Ｙ１に共通のセンスアンプＳ．Ａと、Ｖcc／２プリチャ
ージ回路ＰＣＭＯＳとが配置されている。
【００１２】また、センスアンプＳ．ＡおよびＶcc／２
プリチャージ回路ＰＣＭＯＳとシェアードＭＯＳ Ｑｓ
０１，Ｑｓ０２およびＱｓ１１，Ｑｓ１２との間には、
ライト用カラムスイッチＱｗ０１，Ｑｗ０２とＱｗ１
１，Ｑｗ１２とが配置されており、これらのライト用カ
ラムスイッチＱｗ０１，Ｑｗ０２とＱｗ１１，Ｑｗ１２
を介して左右のメモリアレイＡＲＹ０、ＡＲＹ１内のデ
ータ線ＤＬ，ＤＬ’がそれぞれライト用Ｉ／Ｏ線ＷＩ／
Ｏ０，ＷＩ／Ｏ１に接続可能にされている。ライト用Ｉ
／Ｏ線ＲＩ／Ｏ０とＲＩ／Ｏ１の他端にはそれぞれライ
ト用メインアンプＷ．ＭＡが接続されている。なお、図
２に示すＭＯＳＦＥＴのうち、矢印の付加されているも
のはＰチャネル型であり矢印の付加されないＮチャネル
型ＭＯＳＦＥＴと区別される。
プリチャージ回路ＰＣＭＯＳとシェアードＭＯＳ Ｑｓ
０１，Ｑｓ０２およびＱｓ１１，Ｑｓ１２との間には、
ライト用カラムスイッチＱｗ０１，Ｑｗ０２とＱｗ１
１，Ｑｗ１２とが配置されており、これらのライト用カ
ラムスイッチＱｗ０１，Ｑｗ０２とＱｗ１１，Ｑｗ１２
を介して左右のメモリアレイＡＲＹ０、ＡＲＹ１内のデ
ータ線ＤＬ，ＤＬ’がそれぞれライト用Ｉ／Ｏ線ＷＩ／
Ｏ０，ＷＩ／Ｏ１に接続可能にされている。ライト用Ｉ
／Ｏ線ＲＩ／Ｏ０とＲＩ／Ｏ１の他端にはそれぞれライ
ト用メインアンプＷ．ＭＡが接続されている。なお、図
２に示すＭＯＳＦＥＴのうち、矢印の付加されているも
のはＰチャネル型であり矢印の付加されないＮチャネル
型ＭＯＳＦＥＴと区別される。
【００１３】以下、本実施例のダイナミックＲＡＭの動
作について説明する。スタンバイ時は、シェア−ド信号
ＳＨＲ０、ＳＨＲ１が共にハイレベル（Ｖccレベル）に
されており、両側のシェア−ドＭＯＳ Ｑｓ０１，Ｑｓ
０２とＱｓ１１，Ｑｓ１２がオンされる。また、プリチ
ャ−ジ信号ＰＣがハイレベルに固定されることによりデ
−タ線がＶcc／２にプリチャ−ジされる。データリ−ド
時には、図３に示すようにシェア−ド信号ＳＨＲ０、Ｓ
ＨＲ１がともにロウレベルに変化されることにより両側
のシェア−ドＭＯＳ Ｑｓ０１，Ｑｓ０２とＱｓ１１，
Ｑｓ１２がオフされる。これにより、デ−タ線容量がメ
モリアレイ部の配線容量とリ−ド用カラムスイッチのゲ
ート容量だけにされる。
作について説明する。スタンバイ時は、シェア−ド信号
ＳＨＲ０、ＳＨＲ１が共にハイレベル（Ｖccレベル）に
されており、両側のシェア−ドＭＯＳ Ｑｓ０１，Ｑｓ
０２とＱｓ１１，Ｑｓ１２がオンされる。また、プリチ
ャ−ジ信号ＰＣがハイレベルに固定されることによりデ
−タ線がＶcc／２にプリチャ−ジされる。データリ−ド
時には、図３に示すようにシェア−ド信号ＳＨＲ０、Ｓ
ＨＲ１がともにロウレベルに変化されることにより両側
のシェア−ドＭＯＳ Ｑｓ０１，Ｑｓ０２とＱｓ１１，
Ｑｓ１２がオフされる。これにより、デ−タ線容量がメ
モリアレイ部の配線容量とリ−ド用カラムスイッチのゲ
ート容量だけにされる。
【００１４】アドレスバッファＸＡＢによるＸアドレス
信号の取込みにより、メモリアレイＡＲＹ０を選択した
場合、選択メモリの蓄積電荷容量Ｃｓをシェア−ドＭＯ
ＳＱｓ０１，Ｑｓ０２により低減されたデ−タ線容量Ｃ
ｄとで再配分することにより、比較的大きなデ−タ線読
み出し信号出力を得ることが出来、高速なダイレクトセ
ンスが可能になる。リード用メインアンプＲ．ＭＡによ
るセンスが終了すると、リライトが行なわれる。このリ
ライトは、アドレスＸｉとシェア−ド信号ＳＨＲ０との
論理により選択側のシェア−ドＭＯＳ Ｑｓ０１，Ｑｓ
０２を、（Ｖcc＋Ｖth）レベル以上の電圧でオンさせ、
センスアンプＳ．Ａに接続することにより、データ線Ｄ
Ｌ，ＤＬ’の小さなレベル差を増幅させることで行なう
(ＶthはＭＯＳＦＥＴのしきい値電圧)。なお、データ線
のプリチャージ時には、図４に示すように、シェア−ド
信号ＳＨＲ０，ＳＨＲ１を（Ｖcc＋Ｖth）レベルでな
く、Ｖccレベルに変化させてシェア−ドＭＯＳ Ｑｓ０
１，Ｑｓ０２またはＱｓ１１，Ｑｓ１２をオンさせるよ
うにしても良い。この実施例ではデータ線のプリチャー
ジがＶcc／２レベルであるので、リライト時やライト時
のようにアンプの出力レベルを充分にデータ線ＤＬ，Ｄ
Ｌ’に伝える必要がないためである。上記シェア−ド信
号ＳＨＲは、外部から供給されるチップセレクト信号Ｃ
Ｅ（本実施例ではＲＡＳ）と、ライトイネーブル信号Ｗ
Ｅと、アドレス信号Ｘ０〜Ｘｉから形成することができ
る。
信号の取込みにより、メモリアレイＡＲＹ０を選択した
場合、選択メモリの蓄積電荷容量Ｃｓをシェア−ドＭＯ
ＳＱｓ０１，Ｑｓ０２により低減されたデ−タ線容量Ｃ
ｄとで再配分することにより、比較的大きなデ−タ線読
み出し信号出力を得ることが出来、高速なダイレクトセ
ンスが可能になる。リード用メインアンプＲ．ＭＡによ
るセンスが終了すると、リライトが行なわれる。このリ
ライトは、アドレスＸｉとシェア−ド信号ＳＨＲ０との
論理により選択側のシェア−ドＭＯＳ Ｑｓ０１，Ｑｓ
０２を、（Ｖcc＋Ｖth）レベル以上の電圧でオンさせ、
センスアンプＳ．Ａに接続することにより、データ線Ｄ
Ｌ，ＤＬ’の小さなレベル差を増幅させることで行なう
(ＶthはＭＯＳＦＥＴのしきい値電圧)。なお、データ線
のプリチャージ時には、図４に示すように、シェア−ド
信号ＳＨＲ０，ＳＨＲ１を（Ｖcc＋Ｖth）レベルでな
く、Ｖccレベルに変化させてシェア−ドＭＯＳ Ｑｓ０
１，Ｑｓ０２またはＱｓ１１，Ｑｓ１２をオンさせるよ
うにしても良い。この実施例ではデータ線のプリチャー
ジがＶcc／２レベルであるので、リライト時やライト時
のようにアンプの出力レベルを充分にデータ線ＤＬ，Ｄ
Ｌ’に伝える必要がないためである。上記シェア−ド信
号ＳＨＲは、外部から供給されるチップセレクト信号Ｃ
Ｅ（本実施例ではＲＡＳ）と、ライトイネーブル信号Ｗ
Ｅと、アドレス信号Ｘ０〜Ｘｉから形成することができ
る。
【００１５】データライト時には選択側のシェア−ドＭ
ＯＳ Ｑｓ０１，Ｑｓ０２またはＱｓ１１，Ｑｓ１２を
（Ｖcc＋Ｖth）レベル以上の電圧でオンさせて、データ
線ＤＬ，ＤＬ’をライト用Ｉ／Ｏ線 ＷＩ／Ｏ０または
ＷＩ／Ｏ１に接続することでライト用メインアンプＷ．
ＭＡにより、選択メモリセルにデータの書込みを行な
う。なお、上記実施例では、２組のシェア−ドＭＯＳ
Ｑｓ０１，Ｑｓ０２またはＱｓ１１，Ｑｓ１２間に、セ
ンスアンプＳ．Ａとプリチャージ回路ＰＣＭＯＳのみを
共通回路として設け、ライト用カラムスイッチＱｗ０
１，Ｑｗ０２とＱｗ１１，Ｑｗ１２とライト用メインア
ンプＷ．ＭＡはメモリアレイ毎に設けているが、ライト
用カラムスイッチとライト用メインアンプを２つのメモ
リアレイ間でで共有させるように構成することも可能で
ある。
ＯＳ Ｑｓ０１，Ｑｓ０２またはＱｓ１１，Ｑｓ１２を
（Ｖcc＋Ｖth）レベル以上の電圧でオンさせて、データ
線ＤＬ，ＤＬ’をライト用Ｉ／Ｏ線 ＷＩ／Ｏ０または
ＷＩ／Ｏ１に接続することでライト用メインアンプＷ．
ＭＡにより、選択メモリセルにデータの書込みを行な
う。なお、上記実施例では、２組のシェア−ドＭＯＳ
Ｑｓ０１，Ｑｓ０２またはＱｓ１１，Ｑｓ１２間に、セ
ンスアンプＳ．Ａとプリチャージ回路ＰＣＭＯＳのみを
共通回路として設け、ライト用カラムスイッチＱｗ０
１，Ｑｗ０２とＱｗ１１，Ｑｗ１２とライト用メインア
ンプＷ．ＭＡはメモリアレイ毎に設けているが、ライト
用カラムスイッチとライト用メインアンプを２つのメモ
リアレイ間でで共有させるように構成することも可能で
ある。
【００１６】また、上記実施例では、リード用Ｉ／Ｏ線
ＲＩ／Ｏ０とＲＩ／Ｏ１の他端にはそれぞれリード用メ
インアンプＲ．ＭＡが接続されているとしたが、リード
用Ｉ／Ｏ線ＲＩ／Ｏ０とＲＩ／Ｏ１上にも上記シェア−
ドＭＯＳと同様のスイッチＭＯＳＦＥＴを設けてリード
用メインアンプＲ．ＭＡを２つのメモリアレイで共有す
るようにしてもよい。さらに、上記実施例では、２つの
メモリアレイからなるダイナミックＲＡＭにおいて各メ
モリアレイに各々リード用Ｉ／Ｏ線を有するタイプにつ
いて説明したが４つあるいは８つ等偶数のメモリアレイ
からなるダイナミックＲＡＭにおいて２つのメモリアレ
イ間で１つのリード用Ｉ／Ｏ線を共有することができ
る。その場合、図５に示すように、４つのメモリアレイ
ＡＲＹ０，ＡＲＹ１，ＡＲＹ２，ＡＲＹ３を横方向に並
べて、メモリアレイＡＲＹ１とＡＲＹ２との間でリード
用Ｉ／Ｏ線ＲＩ／ＯとメインアンプＭＡを共有させるよ
うにしてもよい。さらにまた、リード用カラムスイッチ
Ｑｙ０１，Ｑｙ０２とＱｙ１１，Ｑｙ１２およびライト
用カラムスイッチＱｗ０１，Ｑｗ０２とＱｗ１１，Ｑｗ
１２をオン，オフ制御する信号ＹＳを伝達する信号線と
データ線ＤＬ，ＤＬ’とを、それぞれ異なる配線層で形
成することでメモリアレイのピッチを小さくし、チップ
面積の低減を図るようにすると良い。
ＲＩ／Ｏ０とＲＩ／Ｏ１の他端にはそれぞれリード用メ
インアンプＲ．ＭＡが接続されているとしたが、リード
用Ｉ／Ｏ線ＲＩ／Ｏ０とＲＩ／Ｏ１上にも上記シェア−
ドＭＯＳと同様のスイッチＭＯＳＦＥＴを設けてリード
用メインアンプＲ．ＭＡを２つのメモリアレイで共有す
るようにしてもよい。さらに、上記実施例では、２つの
メモリアレイからなるダイナミックＲＡＭにおいて各メ
モリアレイに各々リード用Ｉ／Ｏ線を有するタイプにつ
いて説明したが４つあるいは８つ等偶数のメモリアレイ
からなるダイナミックＲＡＭにおいて２つのメモリアレ
イ間で１つのリード用Ｉ／Ｏ線を共有することができ
る。その場合、図５に示すように、４つのメモリアレイ
ＡＲＹ０，ＡＲＹ１，ＡＲＹ２，ＡＲＹ３を横方向に並
べて、メモリアレイＡＲＹ１とＡＲＹ２との間でリード
用Ｉ／Ｏ線ＲＩ／ＯとメインアンプＭＡを共有させるよ
うにしてもよい。さらにまた、リード用カラムスイッチ
Ｑｙ０１，Ｑｙ０２とＱｙ１１，Ｑｙ１２およびライト
用カラムスイッチＱｗ０１，Ｑｗ０２とＱｗ１１，Ｑｗ
１２をオン，オフ制御する信号ＹＳを伝達する信号線と
データ線ＤＬ，ＤＬ’とを、それぞれ異なる配線層で形
成することでメモリアレイのピッチを小さくし、チップ
面積の低減を図るようにすると良い。
【００１７】以上の本実施例に示されるように、この発
明をダイナミックＲＡＭ等の半導体記憶装置に適用する
ことで以下の作用効果が得られる。 （１）ダイレクトセンスによりデ−タ読出しを行なうダ
イナミックＲＡＭにおいて、リ−ド動作に直接関係しな
いセンスアンプ、ライトＩ／Ｏ、プリチャ−ジＭＯＳ等
をシェアードＭＯＳにより分離することで、デ−タ線容
量を低減し、大きなデ−タ読出し信号を得ることができ
る。従って、高速アクセス、及びアクセスバラツキが低
減されるという効果が得られる。 （２）リ−ド動作に直接関係しないセンスアンプ、ライ
トＩ／Ｏ、プリチャ−ジＭＯＳ等をシェア−ド分離方式
で２つのアレイ間で共有するようにしているため、チッ
プ面積の低減が図れる。
明をダイナミックＲＡＭ等の半導体記憶装置に適用する
ことで以下の作用効果が得られる。 （１）ダイレクトセンスによりデ−タ読出しを行なうダ
イナミックＲＡＭにおいて、リ−ド動作に直接関係しな
いセンスアンプ、ライトＩ／Ｏ、プリチャ−ジＭＯＳ等
をシェアードＭＯＳにより分離することで、デ−タ線容
量を低減し、大きなデ−タ読出し信号を得ることができ
る。従って、高速アクセス、及びアクセスバラツキが低
減されるという効果が得られる。 （２）リ−ド動作に直接関係しないセンスアンプ、ライ
トＩ／Ｏ、プリチャ−ジＭＯＳ等をシェア−ド分離方式
で２つのアレイ間で共有するようにしているため、チッ
プ面積の低減が図れる。
【００１８】以上本発明の一実施例を具体的に示した
が、この発明は上記実施例に限定されるものではなく、
その要旨を逸脱しない範囲で種々変更可能であることは
言うまでもない。例えば上記実施例では、シェア−ドＭ
ＯＳによりセンスアンプＳ．Ａとプリチャージ回路ＰＣ
ＭＯＳを２つのメモリアレイのデータ線から分離可能に
構成しているが、データ線の寄生容量はセンスアンプ
Ｓ．Ａが最も大きいので、データ読出し時にセンスアン
プのみデータ線から分離可能に構成するようにしても良
い。以上の説明では主として本発明者によってなされた
発明をその背景となった利用分野であるダイナミックＲ
ＡＭに適用したものについて説明したが、半導体記憶装
置の読出し回路一般に利用することができる。
が、この発明は上記実施例に限定されるものではなく、
その要旨を逸脱しない範囲で種々変更可能であることは
言うまでもない。例えば上記実施例では、シェア−ドＭ
ＯＳによりセンスアンプＳ．Ａとプリチャージ回路ＰＣ
ＭＯＳを２つのメモリアレイのデータ線から分離可能に
構成しているが、データ線の寄生容量はセンスアンプ
Ｓ．Ａが最も大きいので、データ読出し時にセンスアン
プのみデータ線から分離可能に構成するようにしても良
い。以上の説明では主として本発明者によってなされた
発明をその背景となった利用分野であるダイナミックＲ
ＡＭに適用したものについて説明したが、半導体記憶装
置の読出し回路一般に利用することができる。
【００１９】
【発明の効果】本願において開示される発明のうち代表
的なものの概要を簡単に説明すれば下記のとおりであ
る。すなわち、データ読出し時に不要な回路部分をシェ
ア−ドＭＯＳにより分離することにより、メモリセル蓄
積電荷容量Ｃｓを増加することなくＣｄ／Ｃｓを下げる
ことができるため、デ−タ読出し信号量の増加が可能に
なり、高速アクセスが実現できる。また、十分なデ−タ
読出し信号によりアドレスによるアクセスバラツキが低
減される。また、２つのメモリアレイ間で、センスアン
プ、ライトＩ／Ｏ、プリチャ−ジＭＯＳ等を共有できる
ためチップ面積を低減できる。
的なものの概要を簡単に説明すれば下記のとおりであ
る。すなわち、データ読出し時に不要な回路部分をシェ
ア−ドＭＯＳにより分離することにより、メモリセル蓄
積電荷容量Ｃｓを増加することなくＣｄ／Ｃｓを下げる
ことができるため、デ−タ読出し信号量の増加が可能に
なり、高速アクセスが実現できる。また、十分なデ−タ
読出し信号によりアドレスによるアクセスバラツキが低
減される。また、２つのメモリアレイ間で、センスアン
プ、ライトＩ／Ｏ、プリチャ−ジＭＯＳ等を共有できる
ためチップ面積を低減できる。
【図１】この発明が適用されたダイレクトセンス方式の
ダイナミックＲＡＭの一実施例を示すブロック図。
ダイナミックＲＡＭの一実施例を示すブロック図。
【図２】図１のダイナミックＲＡＭにおけるデ−タ線単
位の回路構成例を示す回路図。
位の回路構成例を示す回路図。
【図３】図１のダイナミックＲＡＭにおけるデ−タ読出
し時の信号のタイミングを示すタイムチャート。
し時の信号のタイミングを示すタイムチャート。
【図４】図１のダイナミックＲＡＭにおけるデ−タ線プ
リチャージ時のプリチャージ信号のレベルの他の例を示
すタイムチャート。
リチャージ時のプリチャージ信号のレベルの他の例を示
すタイムチャート。
【図５】この発明が適用されダイレクトセンス方式のダ
イナミックＲＡＭのメモリアレイのマット構成の他の実
施例を示すブロック図。
イナミックＲＡＭのメモリアレイのマット構成の他の実
施例を示すブロック図。
ＡＲＹ０，ＡＲＹ１ メモリアレイ ＳＨＲ０，ＳＨＲ１ シェア−ドＭＯＳ ＹＡＢ Ｙアドレスバッファ ＸＡＢ Ｘアドレスバッファ ＹＤＥＣ０，ＹＤＥＣ１ Ｙデコ−ダ ＸＤＥＣ０，ＸＤＥＣ１ Ｘデコ−ダ ＲＩ／Ｏ０，ＲＩ／Ｏ１ リ−ド用Ｉ／Ｏ ＷＩ／Ｏ０，ＷＩ／Ｏ１ ライト用Ｉ／Ｏ Ｓ．Ａ センスアンプ ＰＣＭＯＳ プリチャ−ジＭＯＳ ＴＧ タイミングジェネレ−タ Ｒ．ＭＡ リ−ドメインアンプ Ｗ．ＭＡ ライトメインアンプ ＩＯＣ デ−タ入出力回路 Ｑｓ０１，Ｑｓ０２ シェア−ドＭＯＳ（左側アレイ
用） Ｑｓ１１，Ｑｓ１２ シェア−ドＭＯＳ（右側アレイ
用）
用） Ｑｓ１１，Ｑｓ１２ シェア−ドＭＯＳ（右側アレイ
用）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8728−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｖ
Claims (3)
- 【請求項１】 各データ線対毎にセンスアンプを備えデ
ータ線対のレベル差を検出するメインアンプがＹ系スイ
ッチを介して接続可能にされた半導体記憶装置におい
て、コモンＩ／Ｏ線をリ−ド用とライト用とに分離する
とともに、データ線上にスイッチＭＯＳＦＥＴを設け、
このスイッチＭＯＳＦＥＴによってデータ読出し時に少
なくともセンスアンプをデータ線から分離し、ダイレク
トセンス方式により読出した後、上記スイッチＭＯＳＦ
ＥＴをオンさせてセンスアンプでデータ線のレベル差を
増幅し、選択されているメモリセルに再書込みさせるよ
うにしたことを特徴とした半導体記憶装置。 - 【請求項２】 上記データ線上に設けられたスイッチＭ
ＯＳＦＥＴをオン、オフすることによって、センスアン
プ、ライトＩ／Ｏおよびプリチャ−ジ回路を２つのメモ
リアレイ間で共有可能にしたことを特徴とする請求項１
記載の半導体記憶装置。 - 【請求項３】 上記データ線上に設けられたスイッチＭ
ＯＳＦＥＴをオン、オフすることによって、センスアン
プおよびプリチャ−ジＭＯＳを２つメモリアレイ間で共
有可能にされた半導体記憶装置において、データ線のプ
リチャ−ジ期間は両側のスイッチＭＯＳＦＥＴをオンさ
せ、読出し時には両側のスイッチＭＯＳＦＥＴを一度オ
フし、ダイレクトセンスした後、選択側のメモリアレイ
のスイッチＭＯＳＦＥＴを電源電圧よりも高いレベルの
信号でオンさせて再書込みを行なうようにしたことを特
徴する請求項１または請求項２の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3244862A JPH0562463A (ja) | 1991-08-30 | 1991-08-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3244862A JPH0562463A (ja) | 1991-08-30 | 1991-08-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0562463A true JPH0562463A (ja) | 1993-03-12 |
Family
ID=17125100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3244862A Pending JPH0562463A (ja) | 1991-08-30 | 1991-08-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0562463A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07147086A (ja) * | 1993-11-02 | 1995-06-06 | Nec Corp | ダイナミック型半導体記憶装置 |
| US6212110B1 (en) | 1998-12-24 | 2001-04-03 | Hitachi, Ltd. | Semiconductor memory device |
| US6697293B2 (en) | 2002-04-12 | 2004-02-24 | International Business Machines Corporation | Localized direct sense architecture |
| US7251149B2 (en) | 2002-07-26 | 2007-07-31 | Hitachi, Ltd. | Semiconductor memory device provided with a write column selection switch and a read column selection switch separately |
-
1991
- 1991-08-30 JP JP3244862A patent/JPH0562463A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07147086A (ja) * | 1993-11-02 | 1995-06-06 | Nec Corp | ダイナミック型半導体記憶装置 |
| US6212110B1 (en) | 1998-12-24 | 2001-04-03 | Hitachi, Ltd. | Semiconductor memory device |
| US6341088B2 (en) | 1998-12-24 | 2002-01-22 | Hitachi, Ltd. | Dynamic random access memory in switch MOSFETs between sense amplifiers and bit lines |
| US6459627B1 (en) | 1998-12-24 | 2002-10-01 | Hitachi, Ltd. | Semiconductor memory device |
| US6697293B2 (en) | 2002-04-12 | 2004-02-24 | International Business Machines Corporation | Localized direct sense architecture |
| US7251149B2 (en) | 2002-07-26 | 2007-07-31 | Hitachi, Ltd. | Semiconductor memory device provided with a write column selection switch and a read column selection switch separately |
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