JPH0562469A - 強誘電体コンデンサのリフレツシユ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】強誘電体コンデンサの耐久性が、強誘電体物質
をリフレッシュすることにより延長させることを可能と
する。 【構成】強誘電体物質は、強誘電体コンデンサ１２を横
断して電圧を印加することによりリフレッシュされ、そ
の電圧は通常動作期間中にコンデンサが経験するものよ
りも一層高いものである。強誘電体コンデンサセルを具
備するメモリアレイは、最初に、メモリセル１０の読取
りを行ない、そのデータを関連するセンスアンプ２２内
に一時的に格納し、次いでその一時的に格納したデータ
をメモリセル内に書き戻すことによりリフレッシュさせ
ることが可能である。駆動ライン１８とビットライン２
０との間に接続されているリフレッシュ回路は、多数の
セルに対して共通であり、通常読取り動作期間中にメモ
リセルが経験するよりも一層高い電圧で駆動される。駆
動ラインへＶ_cc対接地パルストレインが印加され、一方
その反転した波形がリフレッシュ動作期間中にビットラ
インへ印加される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、大略、強誘電体コンデ
ンサのリフレッシュ技術に関するものである。１側面に
おいては、本発明は、長期的な耐久性を増加させるため
に強誘電体コンデンサセルを具備するメモリアレイをリ
フレッシュさせる方法及び装置に関するものである。

【０００２】

【従来の技術】集積回路技術の進化により、数百万個の
メモリセルを単一の半導体チップ上に製造することが可
能となっている。このことは、速度が遅く且つ実質的な
物理的空間を必要とした伝統的な磁気コア型のメモリと
比較すると極めて望ましい業績である。しかしながら、
磁気コアメモリは非揮発性であり、即ちそのセルは、電
力が装置から取除かれた場合であっても、電気的な状態
を維持するものであり、一方半導体ダイナミックランダ
ムアクセスメモリ（ＤＲＡＭ）及びスタチックランダム
アクセスメモリ（ＳＲＡＭ）は、通常、揮発性型のもの
であり、その場合には、チップから電力が取除かれる
と、全てのデータ情報が失われる。単一トランジスタ形
態に起因してＤＲＡＭセルの集積度は高いものであり、
現在のところ最大でチップ当り４又は１６メガビットで
あるが、これらのセルはセルコンデンサ上の電荷を回復
するために１０乃至１５ミリ秒毎にリフレッシュするこ
とを必要とする。このリフレッシュ頻度のために、この
様なリフレッシュ動作に対して専用のオンチップ又はオ
フチップの回路が必要とされている。

【０００３】非揮発性半導体メモリに対する必要性に応
答して、電気的にプログラム可能（書込み可能）なリー
ドオンリーメモリ（ＥＰＲＯＭ）及び電気的に消去可能
及び書込み可能なリードオンリーメモリ（ＥＥＰＲＯ
Ｍ）として知られる半導体メモリが開発されている。こ
れらの非揮発性半導体メモリは、装置から電力が取除か
れた場合でも格納した情報を維持することが可能である
が、この様な装置は、通常、かなり遅い書込み速度を有
しており且つ高い電圧の書込み回路を必要とする。更
に、この様なメモリ装置は、非揮発性格納メカニズムが
セルに書込みが行なわれる回数の関数として減衰するの
で、制限された数の書込み動作に対して有用なものであ
る。この様な非揮発性格納が可能とされるメカニズム
は、セルのトランジスタゲート区域内に電子トンネル電
荷を形成することであり、その電荷はそのセルへ印加さ
れる供給電圧とは関係なく残存する。

【０００４】別のタイプの非揮発性メモリはバッテリバ
ックアップ型ＳＲＡＭである。このタイプのメモリは、
通常、６個のトランジスタからなるセルを有しており、
小型のバッテリがパッケージ封止物内にモールド成形さ
れている。パッケージがそのソケットから取外される場
合にチップ上に電力が残存するが、セル当りに必要とさ
れるトランジスタの数のためにそのメモリアレイを大型
化することは不可能である。

【０００５】非揮発性半導体メモリの最近の開発におい
て、各セルに対する格納メカニズムとして強誘電体物質
が使用されている。特に、強誘電体コンデンサは特定し
た状態に分極させることが可能であり、その状態は、そ
のセルに印加された電圧が存在しない場合であっても維
持することが可能である。メモリセルにおける強誘電体
容量性要素を使用することの一つの実質的な利点は、集
積度が半導体ＤＲＡＭメモリのものに近接し、且つ読取
り及び書込み速度も同等であるということである。しか
しながら、メモリにおいて強誘電体物質を使用すること
の主要な欠点は、セルの通常の読取り及び書込み動作に
起因して繰返されるスイッチング動作の結果として検知
可能な強誘電体分極が次第に失われるということであ
る。従って、強誘電体メモリセルの集積度及び書込み速
度が従来のＥＰＲＯＭ及びＥＥＰＲＯＭと比較して顕著
な改善を与えるものであるが、強誘電体メモリの有用な
寿命は比較的制限されているものである。

【０００６】

【発明が解決しようとする課題】前述したことから理解
される如く、強誘電体コンデンサの耐久性を延長させる
ための技術に対する必要性が存在している。更に、現在
の非揮発性半導体メモリの寿命を十分に超えて寿命を延
長するような態様で強誘電体メモリの読取り及び書込み
動作を行なう方法及び装置に対する必要性が存在してい
る。更に、アレイ内のコンデンサの各々をリフレッシュ
すべく適合された回路を具備する強誘電体メモリに対す
る需要が存在している。

【０００７】

【課題を解決するための手段】本発明によれば、強誘電
体コンポーネントの耐久性を延長させるための方法及び
装置が提供される。本発明の広義の側面によれば、強誘
電体コンポーネントが周期的に励起されてリフレッシュ
を行ない、即ちこの様なメモリの寿命を延長させるため
に分極状態を再確立する。本発明の好適実施例によれ
ば、通常の電圧よりも高い電圧が強誘電体要素を横断し
て印加され、強誘電体要素の通常動作期間中に不活性状
態となったドメインを活性化させ且つ再分極させる。

【０００８】本発明の好適形態によれば、多数の強誘電
体型メモリセルがアレイの形態に配列されており、リフ
レッシュシーケンス期間中に、通常の読取り動作が実施
されて、関連するセンスアンプ内にデータを一時的に格
納させる。次いで、増加された電圧がセルコンデンサへ
印加されて、強誘電体物質をリフレッシュさせる。その
後に、一時的に格納されたデータをそれぞれのセルへ再
び書込む。強誘電体コンデンサを横断して増加させた電
圧を印加させることにより、強誘電体物質自身がリフレ
ッシュされ、且つ該コンデンサが延長された読取り／書
込み動作を行なうことが可能であることが判明した。強
誘電体コンデンサを周期的にリフレッシュすることによ
り、この様なメモリの寿命は少なくとも１０¹⁵の付加的
な読取り／書込みメモリアクセスへ延長させることが可
能であるものと考えられる。

【０００９】特に、各強誘電体コンデンサはパストラン
ジスタにより駆動ラインとビットラインとの間のセル内
に接続されているので、リフレッシュ動作期間中に駆動
ラインとビットラインとの間に印加される電圧を増加さ
せて、強誘電体コンデンサを横断して通常の大きさの電
圧よりも一層大きな電圧を印加させることが可能であ
る。この様な強誘電体コンデンサセルのアレイにおい
て、多数のセルに対して共通な駆動ライン及びビットラ
インがリフレッシュ回路へ接続される。リフレッシュ動
作期間中、完全な供給電圧が、駆動ライン及びビットラ
インを介して、強誘電体コンデンサを横断して印加され
る。このことは、通常の読取り動作期間中に該コンデン
サが露呈されるものの約２倍の増加された電位をセルコ
ンデンサを横断して供給する。好適には、リフレッシュ
動作は、各セルコンデンサを供給電圧の大きさの一連の
パルスへ露呈させることにより実施される。

【００１０】長期間を基礎とする場合、例えば多数のメ
モリアクセスサイクルの後に、各強誘電体メモリセルの
リフレッシュ動作を実施する。オンチップカウンタはメ
モリアクセスの数を集計し、且つ所定のカウントにおい
て、回路が活性化され、リフレッシュ動作期間中に、増
加された電圧を強誘電体要素を横断して印加する。

【００１１】強誘電体セルは時々のリフレッシュを必要
とするに過ぎないので、この様な動作はプロセサソフト
ウエアの制御下で実施することが可能であり、その際に
そうでない場合にはＤＲＡＭ型メモリ自身において必要
とされるハードウエアの拘束条件を減少させている。更
に、強誘電体メモリの長期的なリフレッシュ条件は、例
えば、ＤＲＡＭにおける如く、リフレッシュ動作が１０
乃至１５ミリ秒毎に必要とされる場合の通常の読取り／
書込みアクセスをインタラプトする問題を減少させてい
る。

【００１２】

【実施例】非揮発性メモリ格納要素として強誘電体コン
デンサを使用することは従来公知である。しかしなが
ら、上述した如く、強誘電体物質に関する主要な欠点
は、分極状態を格納することの能力が時間と共に劣化
し、その際にメモリの耐久性を減少させることである。
本明細書において使用される如く、「耐久性」という用
語は、信頼性を持ってデータを格納する能力において認
知可能な劣化が発生する前にメモリをアクセスする場合
に実施することが可能な読取り／書込みサイクルの数に
関係している。強誘電体コンデンサを「リフレッシュ」
しその際にこの様なタイプのメモリの耐久性を増加させ
るある技術が存在することが判明した。種々のリフレッ
シュ技術及び回路について以下に詳細に説明する。

【００１３】図１を参照すると、スイッチングトランジ
スタ１４と直列接続されている強誘電体容量性要素１２
を有する従来の強誘電体セル１０が示されている。トラ
ンジスタ１４は、ワードライン１６上の信号により駆動
されて、駆動ライン１８とビットライン２０との間に強
誘電体コンデンサ１２を接続させる。大型のメモリアレ
イにおいては、ワードライン１６、駆動ライン１８、ビ
ットライン２０は、行及び列の形態に配列されたその他
のメモリセルへ共通接続されている。センスアンプ２２
がビットライン２０へ接続されており、ビットライン２
０へ接続されているアクセスされたセルからデジタルの
１又は０の何れが読取られたかを検知する。ビットライ
ン２０へ接続されている任意のセルから読取られたデー
タ状態は、センスアンプ２２により検知され且つラッチ
されることが可能である。センスアンプ２２は、アクセ
スしたセル内に格納されている信号に対応する出力論理
信号を供給するための入力／出力（Ｉ／Ｏ）端子２４を
有している。書込み動作期間中、Ｉ／Ｏ端子２４はデジ
タル信号により駆動することが可能であり、その際にセ
ンスアンプ２２は、対応する分極状態をアクセスされた
メモリセル内に格納すべく動作する。重要なことである
が、図１に示したメモリアーキテクチャは、各ビットラ
イン２０と関連する寄生容量２６に依存している。所望
のビットライン容量２６は、半導体製造プロセス期間中
に、それに対して十分な容量を付加することにより修正
させることが可能である。寄生ビットライン容量２６は
読取り動作期間中において重要である。読取り動作期間
中、トランジスタ１４は導通状態であり、パルスが駆動
ライン１８へ印加され、その場合に、強誘電体コンデン
サ１２内に格納されている電荷が、コンデンサ１２及び
２６の間の相対的な容量に基づいた割合で、ビットライ
ン寄生容量２６へ部分的に転送される。好適には、強誘
電体コンデンサ１２の容量は、寄生ビットライン容量２
６の容量とほぼ等しいものである。この様に、強誘電体
コンデンサ１２から読取られる電荷は、これら二つのコ
ンデンサ１２及び２６の間でほぼ均一に分散される。同
様に、強誘電体コンデンサ１２及びビットライン寄生容
量２６を横断して発生される電圧もほぼ等しい。理解す
べきことであるが、読取り動作期間中にコンデンサ１２
及び２６を横断して発生される電圧は、強誘電体コンデ
ンサ１２が一方の分極状態を格納している場合には低
く、且つ強誘電体コンデンサ１２が反対の分極状態を格
納している場合には一層高い。しかしながら、読取り動
作期間中に強誘電体コンデンサを横断して発生される最
も高い電圧は約２−３Ｖに過ぎず、供給電圧は約５Ｖで
ある。上述した如く、Ｉ／Ｏ入力段２４へ所望のデータ
状態を印加することにより、強誘電体コンデンサ１２内
にデータを書込むことが可能である。次いで、センスア
ンプ２２がビットライン２０上に対応する電圧を印加す
る。次いで、反対極性の電圧を駆動ライン１８へ印加す
ることが可能であり、且つトランジスタ１４が導通状態
となって、適宜の分極状態を強誘電体コンデンサ１２内
に格納することが可能である。

【００１４】一つの技術によれば、強誘電体コンデンサ
１２は、センスアンプ２２により駆動される如く、駆動
ライン１８とビットライン２０との間に適宜の電圧を印
加することにより、リフレッシュさせることが可能であ
る。換言すると、センスアンプ２２の出力端は、予め定
めた高又は低電圧へ駆動させることが可能であり、且つ
反対極性の電圧を駆動ライン１８へ印加させることが可
能である。勿論、トランジスタ１４は導通状態へ駆動さ
れ、駆動ライン１８とセンスアンプ２２の出力端との間
に強誘電体コンデンサ１２を接続させる。通常の供給電
圧（Ｖ_cc）より高い回路電圧を、例えば電圧倍増器回路
３０などにより、駆動ライン１８へ印加させることが可
能である。オンチップ電圧倍増器３０は、外部Ｖ_cc供給
電圧から駆動させることが可能であり、且つスイッチ又
はトランジスタ（不図示）により駆動ライン１８へ結合
させることが可能である。別法として、駆動ライン１８
は、チップ供給電圧Ｖ_ccよりも大きな外部供給電圧（Ｖ
_external）へスイッチ可能に接続させることが可能であ
る。勿論、増加された大きさの電圧は、典型的に、以下
に詳細に説明する駆動ラインデコーダを介して結合され
る。同一の態様で、センスアンプ２２内の回路を、スイ
ッチ可能にビットライン２０へ接続させ、リフレッシュ
のために増加した電圧を与えることが可能である。

【００１５】センスアンプ２２が典型的にビットライン
２０へ直接的に接続されている間、センスアンプ２２は
メモリリフレッシュのためにビットライン電圧を制御す
るための適切な回路である。しかしながら、且つ本発明
の重要な特徴に基づいて、ビットライン２０自身は、セ
ンスアンプ２２の動作を変更乃至は修正することなし
に、ビットライン２０へ直接的に増加した電圧を供給す
るためにその他のメモリ回路へ拡張させることが可能で
ある。本発明の別の形態においては、電圧駆動回路３４
が、同時的に多数の強誘電体コンデンサをリフレッシュ
するために十分な電流駆動能力を供給する。この様に、
スイッチングトランジスタ１４が導通状態に駆動される
と、適宜の極性の電圧を駆動ライン１８とビットライン
２０との間に直接的に印加させることが可能であり、そ
の際に強誘電体コンデンサ１２を横断して増加した大き
さの電圧を印加させることが可能である。電圧駆動回路
３４は、ビットライン２０に対して増加した正の及び／
又は負の何れか一方又は両方の電圧を供給すべく製造す
ることが可能である。本明細書において使用され、且つ
メモリ適用において使用される如く、「通常のものより
も高い」リフレッシュ電圧とは、コンデンサ１２が通常
の読取り又は書込み動作期間中に遭遇する電圧よりも一
層大きな電圧であって強誘電体コンデンサを横断して印
加される電圧のことである。その他の適用においては、
「通常のものよりも高い」リフレッシュ電圧とは、単
に、強誘電体コンデンサが通常の動作期間中に遭遇する
ものよりも大きな電圧であって強誘電体コンデンサに露
呈される電圧のことを意味するに過ぎない。

【００１６】次に、図２を参照すると、本発明に基づい
た強誘電体メモリの主要な回路が示されている。多数の
強誘電体メモリセル４０，４２，４４が示されており、
その各々は１個のトランジスタと１個の強誘電体コンデ
ンサとにより構成されている。３個のメモリセルが一つ
の行として示されているが、典型的な強誘電体メモリ
は、例えば１０２４個の如きより多くの行を有してい
る。更に、メモリセル４０，４２，４４は、アレイの異
なった列内に設けられており、それらの列は多くのその
他の同様なメモリセルと関連している。メモリセルの一
つ又はそれ以上にアクセスすることは、ワードラインデ
コーダにより行なわれ、そのワードラインデコーダのう
ちの一つは参照番号４６で示してある。更に、多数の駆
動ラインデコーダ４８のうちの一つが示されている。ア
ドレスデコーダ５０は、メモリチップの端子からアドレ
スを受取り且つバス５２及び５４を介して適宜の信号を
それぞれのワードラインデコーダ４６及び駆動ラインデ
コーダ４８へ供給する。ワードラインデコーダ４６は、
バス５２上のアドレスをデコードし且つ適宜の出力を駆
動すべく動作する。図２のメモリアレイは、一つの行内
の１個のセルがアドレスされている状態を示している。
しかしながら、デコーダ４６の各出力端は一つのアレイ
列内の多数の同様のセルへ接続されている。

【００１７】同様の態様で、駆動ラインデコーダ４８
は、アドレスバス５４上のアドレス信号をデコードし且
つ適宜の出力駆動ラインを選択する。入力バス５４上の
各異なったアドレスに対して、異なった駆動ラインが選
択され且つデコーダ４８により駆動される。図示した如
く、駆動ライン１８が選択され且つ駆動される場合に
は、その上の電圧がメモリセル４０，４２，４４の強誘
電体コンデンサの各々へ結合される。デコーダ４８へ接
続されているその他の駆動ラインは該アレイ内のその他
の行のメモリセルへ結合される。

【００１８】本発明の重要な特徴によれば、ビットライ
ン２０も駆動ラインデコーダ４８へ接続されており、従
って駆動ライン１８及びビットライン２０の両方がリフ
レッシュ動作期間中に制御することが可能である。分離
トランジスタ６０が、ビットライン２０とセンスアンプ
２２との間に接続されており、通常のメモリ動作の期間
中及び全リフレッシュ動作期間中にそれらの間に分離を
与える。制御及びリフレッシュ回路６２が駆動ラインデ
コーダ４８へ接続されており、それに対しての制御信号
を供給する。リフレッシュ回路６２も分離トランジスタ
６０へ接続されている。回路６２は、駆動ラインデコー
ダ回路４８へ複数個の電圧パルスを供給するために、約
５−１０ＭＨｚ周波数で動作するオシレータを有してい
る。

【００１９】センスアンプ２２は、分離トランジスタ６
０によりビットライン２０へ接続されており、従ってそ
の行内の多数のメモリセルへ接続されている。本発明の
好適実施例においては、センスアンプ２２が従来のラッ
チング態様で動作し、ビットライン２０上の電圧を検知
し且つそれをデータＩ／Ｏ及びデコーダ回路６４へ転送
するためのデジタル信号としてラッチする。センスアン
プ２２は更にセンスタイミング及び制御回路６６へ接続
されている。チップイネーブル信号がこのセンスタイミ
ング及び制御回路６６へ印加されると共に制御及びリフ
レッシュ回路６２へも印加される。書込みイネーブル信
号が、チップから外部的にセンスタイミング及び制御回
路６６へ印加されると共にデータＩ／Ｏ及びデコーダ６
４へ印加される。最後に、出力イネーブル信号が、セン
スタイミング回路６６及びデータＩ／Ｏ回路６４の両方
へ印加される。メモリチップに関して入力及び出力され
るデータ信号はＩ／Ｏ２４を介して行なわれる。読取り
動作であるか又は書込み動作であるかに拘らず、メモリ
チップがアクセスされるべき場合には、チップイネーブ
ル信号が印加される。書込みイネーブル信号が一方の状
態にある場合には、アクセスされたメモリセルの書込み
動作を開始し、一方他方の状態にある場合には、アクセ
スされたメモリセルの読取り動作を開始する。出力イネ
ーブル信号は、主に、読取り動作期間中にデータがライ
ン２４上に出力されるべきであるか、又はデータがライ
ン２４上に入力され従ってそれがアクセスされたメモリ
セル内に書込むことが可能であるか否かを決定する。図
２に示したメモリ回路はアレイ内の特定のメモリセルへ
アクセスするための特定の構成を有する形態とされてい
るが、その他の構成のものを使用して同等の効果を発揮
することも可能である。図２に示したメモリの動作につ
いて以下に簡単に説明するが、リフレッシュ動作に関し
てのみである。読取り動作、リフレッシュ動作、再書込
み動作を包含する全体的なリフレッシュシーケンスは以
下により完全に説明する。制御及びリフレッシュ回路６
２は、メモリアレイがアクセスされた回数をカウントす
るためにチップイネーブル信号の数に応答するカウンタ
を有している。予め定めたカウントに応答して、オシレ
ータがトリガされて、駆動ラインデコーダ４８へリフレ
ッシュ信号のパルストレインを供給する。あるアドレス
に応答して、アドレスデコーダ５０はそれぞれのワード
ラインデコーダ４６及び駆動ラインデコーダ４８に対し
てバス５２及び５４上に適宜のアドレス信号を供給す
る。アクセスされたメモリセルのスイッチングトランジ
スタが導通状態に駆動され、且つ正及び負の供給電圧の
間で駆動されるオシレータ電圧が駆動ライン１８とビッ
トライン２０との間に印加される。分離トランジスタ６
０は非導通状態に止どまり、その際にその行のメモリセ
ルを一時的にセルデータを格納するセンスアンプ２２か
ら分離する。好適には、リフレッシュ電圧は、供給電圧
Ｖ_ccと接地との間で振動する数サイクルの方形波であ
り、その電圧は駆動ライン１８とビットライン２０との
間に印加される。セルトランジスタの一つ又はそれ以上
がターンオンされると、この様な電圧は強誘電体コンデ
ンサを横断して直接的に印加され、強誘電体物質をリフ
レッシュ乃至は復活させる。一度開始されると、リフレ
ッシュ動作は、好適には、チップ上の全てのセルがリフ
レッシュされるように実施される。リフレッシュ動作期
間中にアドレスの完全な補元を外部的に供給し且つアド
レスデコーダ５０によりアレイへ印加させることが可能
である。実際上、アドレスデコーダ５０は行アドレス及
び列アドレスの両方を有している。別の形態において
は、制御及びリフレッシュ回路６２によりトリガされる
オンチップアドレスカウンタを設けることが可能であ
る。図示してないが、このオンチップアドレスカウンタ
は、アドレスデコーダ５０と多重化動作させ、アレイの
全てのセルをリフレッシュするための全てのアドレスを
内部的に供給することが可能である。

【００２０】メモリリフレッシュ動作は任意の時間に発
生することが可能であるが、好適には、それは、リフレ
ッシュシーケンスにおける読取り動作の後に発生し、そ
の場合には、アクセスされたメモリセルが最初に読取ら
れ且つ分離トランジスタ６０が導通状態とされ、従って
センスアンプ２２が一時的にそのセルから読取ったデー
タを格納することが可能である。次いで、そのリフレッ
シュ動作は分離トランジスタ６０をカットオフした状態
で実施され、その後に、導通状態へ駆動され、従ってセ
ンスアンプ２２内に一時的に格納されたデータはそれぞ
れのセル内へ再び書き戻すことが可能である。

【００２１】本発明の詳細な構成及び動作について図３
及び図４を参照してより詳細に説明する。駆動ラインデ
コーダ４８は、バス５４上の入力アドレスをデコードし
且つ特定の駆動ラインを選択するための従来の駆動ライ
ンアドレスデコーダ７０を有している。駆動ラインデコ
ーダ７０の一方の出力端は駆動ライン１８へ接続して示
されている。駆動ラインデコーダ７０の他の出力端は他
の駆動ライン（不図示）へ接続されている。デコーダ４
８内のリフレッシュ回路は、典型的な並列接続されたド
レイン・ソース接続状態で、Ｐチャンネルトランジスタ
７２及びＮチャンネルトランジスタ７４により構成され
る第一転送ゲートを有している。トランジスタ７４のゲ
ートは入力端７６へ接続されており、一方トランジスタ
７２のゲートはインバータ７５を介して入力端７６へ接
続されている。転送ゲート７２及び７４は、ビットライ
ン２０と駆動回路７８との間に完全な供給電圧が印加さ
れることを可能としている。Ｃ入力端７６へ論理低信号
が印加されると、トランジスタ７２及び７４の両方は、
ビットライン２０と駆動ラインデコーダ４８との間に分
離を与える。駆動回路７８は、Ｎチャンネルトランジス
タ８２と直列接続されているＰチャンネルトランジスタ
８０により構成されるＣＭＯＳ対のトランジスタを有し
ており、その直列結合は供給電圧Ｖ_ccと接地との間に接
続されている。Ｐチャンネルトランジスタ８０のドレイ
ン端子はＮチャンネルトランジスタ８２のドレイン端子
へ接続されており、その接続部は転送ゲート７２及び７
４へ接続されている。ＣＭＯＳドライバ回路７８のゲー
ト端子は共通接続されると共に入力オシレータライン８
４へ接続されている。ＣＭＯＳトランジスタ対７８は、
オシレータ入力端８４上に供給される信号を反転すべく
機能し、且つトランジスタゲート７２及び７４を介して
ビットライン２０へ電流駆動を供給する。

【００２２】Ｐチャンネルトランジスタ８６と、Ｎチャ
ンネルトランジスタ８８と、インバータ８９とにより構
成される第二伝達ゲートが、伝達ゲート７２及び７４及
びインバータ７５と同一の態様で接続され且つ機能する
が、駆動ライン１８及びＣＭＯＳトランジスタ対９０に
対して設けられている。ＣＭＯＳトランジスタ対９０
は、Ｐチャンネルトランジスタ９２及びＮチャンネルト
ランジスタ９４により構成されており、ＣＭＯＳトラン
ジスタ対７８と実質的に同一の形態を有している。ＣＭ
ＯＳトランジスタ対９０は、駆動ライン１８に対して電
流駆動能力を与えている。第三ＣＭＯＳトランジスタ対
９６は、Ｐチャンネルトランジスタ９８及びＮチャンネ
ルトランジスタ１００を有している。トランジスタ９８
のドレインはトランジスタ１００のドレインへ接続され
ており、その接続部はＣＭＯＳ対９０のトランジスタの
ゲートへ接続されている。ＣＭＯＳトランジスタ対９６
は、トランジスタ対７８及び９０の如く電流駆動能力を
有することは必要ではないが、ＣＭＯＳトランジスタ対
９６は反転機能を与え、従って駆動ライン１８はビット
ライン２０を駆動する位相に関して１８０度ずれた位相
のオシレータ信号で駆動される。図示していないが、リ
フレッシュドライバ７８及び９０は、複数個の駆動ライ
ン及びビットラインにより多くのセルを同時的にリフレ
ッシュすべく接続させることが可能である。リフレッシ
ュ期間中にデータが喪失することを回避するために、メ
モリアーキテクチャは、共通のサイクルでリフレッシュ
されるべきセルが使用可能なセンスアンプをしてデータ
をその中に一時的に格納させるように構成すべきであ
る。

【００２３】図３に示した如く、各々が強誘電体コンデ
ンサ１２及びスイッチングトランジスタ１４により構成
される多数のメモリセルが駆動ライン１８とビットライ
ン２０との間に接続されている。又、トランジスタ１１
０が駆動ライン１８と共通の回路との間に接続されてい
る。トランジスタ１１０は、リフレッシュ動作に続くデ
ータ再書込み動作期間中動作状態となる。

【００２４】上述した如く、分離トランジスタ６０がビ
ットライン２０とセンスアンプ２２との間に接続されて
いる。分離トランジスタ６０は論理ＮＯＲゲート１１６
により駆動される。論理ゲート１１６の二つの入力端の
うち、一方の入力端（Ｂ）は制御及びリフレッシュ回路
６２により駆動され、従って分離及びコンダクタンスが
リフレッシュシーケンス期間中に制御することが可能で
ある。ＮＯＲゲート１１６の他方の入力端はＡＮＤゲー
ト１１７の出力端へ結合されている。ＡＮＤゲート１１
７の一方の入力端はＡ信号を受取り、一方他方の入力端
は制御及びリフレッシュ回路６２からロックアウト（Ｌ
Ｏ）信号を受取る。ＡＮＤゲート１１７のＡ入力は、従
来の読取り／書込み回路（不図示）により制御され、従
って通常の読取り及び書込み動作は、制御及びリフレッ
シュ回路６２とは独立的に実施することが可能である。
ＮＯＲゲート１１６のＢ入力端及びロックアウト信号
は、同様に、チップの他の回路を除外するように、従っ
て該回路に対して透明な状態で、リフレッシュシーケン
ス期間中に制御することが可能である。

【００２５】センスアンプ２２は、ゲートが共通接続さ
れており且つ導体１２４及びデータ出力（反転型）端子
１３６の両方へ接続されているトランジスタ１２０及び
１２２を有する従来のＤＲＡＭ型のセンスアンプであ
る。約０．５Ｖ_ccの基準電圧（Ｖ_ref ）がトランジスタ
１２５を介して導体１２４へ結合されている。トランジ
スタ１２５は、センスアンプ２２と基準電圧との間に高
インピーダンスを与えている。より詳細には、該基準電
圧の大きさは、ビットライン２０上の高及び低セル読取
り電圧の間の約中間に選択されている。

【００２６】同様の態様において、トランジスタ１２６
及び１２８は、両方とも導体１３０及びデータ出力端子
１３２へ接続されている共通のゲート接続部を有してい
る。分離トランジスタ６０のソース端子はトランジスタ
１２０のソース端子へ接続されると共にトランジスタ１
２２のドレイン端子へ接続されている。トランジスタ１
２６及び１２８の共通ゲート接続部はトランジスタ１３
４のドレイン端子へ接続されている。トランジスタ１３
４のソース端子は回路共通部へ接続されており、一方そ
のゲートは信号Ｖ₂ によって駆動され、その信号は制御
及びリフレッシュ回路６２によって出力として供給され
る。

【００２７】トランジスタ１２６のソース端子はトラン
ジスタ１２８のドレイン端子へ接続されており、その接
続部も反転型データ出力端１３６を画定している。トラ
ンジスタ１２０及び１２２の共通ゲート接続部及び反転
型データ出力端１３６における電圧は、トランジスタ１
３８により回路共通部へプルすることが可能である。ト
ランジスタ１３８はＶ₂ 信号により駆動される。供給電
圧Ｖ_ccは、トランジスタ１３９によって、センスアンプ
２２へスイッチ可能に接続されている。トランジスタ１
３９はプレチャージ信号ＰＣにより制御される。図示し
たセンスアンプ２２は相補型データ出力端が設けられて
いるが、図２に示した如く、データＩ／Ｏ及びデコーダ
６４を駆動するためには一方のみを使用することが必要
であるに過ぎない。

【００２８】制御及びリフレッシュ回路６２は、デコー
ディング及びタイミング回路を有しており、その回路
は、リフレッシュ動作の前に内部的読取り動作を行ない
次いでデータの再書込み動作を行なうためにアレイの回
路を制御することが可能である。内部的読取り動作、リ
フレッシュ動作及び再書込み動作は、好適には、チップ
外部の回路を開始させることなしに実施される。しかし
ながら、当業者が、リフレッシュ制御及びアドレスをチ
ップ外部で開始させることが可能であるような回路を容
易に考案することが可能であることは勿論である。この
様な実施例の一つについて以下に説明する。制御及びリ
フレッシュ回路６２は、好適には、オンチップ型のもの
であり、且つリフレッシュ動作を開始する前にメモリア
クセスサイクルの数をカウントするための十分な数の段
から構成されるチップアクセスカウンタ１４０を有して
いる。好適実施例においては、強誘電体メモリチップ
は、リフレッシュシーケンスを行なう前に、１０¹⁰アク
セスサイクル数を経験する。チップアクセスカウンタ１
４０は、リフレッシュシーケンス間に発生することが可
能なカウント数に均等な係数を有している。好適には、
チップアクセスカウンタ１４０は多数の段を有してお
り、これらの段のうちの幾つかは一つ又はそれ以上の強
誘電体コンデンサを具備しており、従って該カウンタの
少なくとも一部は非揮発性である。該カウンタの８−１
０最小桁デジッドは、強誘電体コンポーネントを有する
ものではなく、それらは、そうでない場合には、繰返さ
れるサイクル動作に起因してメモリセルと同一の疲労を
発生する。この構成の場合には、回路からメモリチップ
が除去されるか、又はチップ自身から電力が除去される
場合には、カウンタ１４０は該チップがアクセスされた
回数の正確なカウントを維持する。非揮発性強誘電体カ
ウンタは米国特許第２，８７２，６６１号及び第３，０
８２，４０９号に記載されている。又、カウンタ１４０
は、該カウンタを予め定めたカウントへプリセットする
ためにロードレジスタ１４２へ接続した入力端を有する
ことが可能である。カウンタ１４０の出力端はデコーダ
１４４へ接続されており、リフレッシュシーケンスを開
始させる予め定めたカウントをデコードする。デコーダ
１４０の出力端はタイミング及び制御回路１４６へ接続
されており、該回路はリフレッシュシーケンスを達成す
るための全てのタイミング信号を供給する。タイミング
回路１４６の一方の出力端１５０はその動作を可能とす
るためにオシレータ１４８へ結合されている。好適に
は、オシレータ１４８はＲＣタイプのゲート動作される
方形波発生器であり、それはライン１５０上のタイミン
グ信号によりイネーブルされるまで動作することはな
い。オシレータ１４８の出力端は駆動ラインデコーダ回
路４８の入力端８４へ接続されている。

【００２９】メモリリフレッシュ回路の動作について、
読取り動作、リフレッシュ動作及び再書込み動作に関連
して以下に説明する。図３の回路に関連して図４に示し
た波形は一行又は一列のメモリセルを一度にリフレッシ
ュするのに効果的である。図４に示した如く、これらの
波形は、メモリ動作の三つの一般的な部分、即ち読取り
動作、リフレッシュ動作及び再書込み動作を示してい
る。更に、リフレッシュシーケンスが実施されるべきで
あることが決定されると、制御及びリフレッシュ回路６
２が図４に示した全てのタイミング信号を発生し、これ
ら三つのメモリ動作のシーケンスを実施する。リフレッ
シュシーケンスは自動的に実施されるが、メモリの全て
のセルをリフレッシュするために必要とされる時間条件
を除いて、チップ外部の回路に対して透明である。６４
Ｋビットメモリのリフレッシュシーケンス全体は約１０
ミリ秒かかり、それは従来のＤＲＡＭメモリのものと同
等な時間である。

【００３０】リフレッシュシーケンス期間中に、一行の
メモリセルは最初に読取られ、従ってその中に格納され
ているデータは関連するセンスアンプ内に一時的にラッ
チさせ、次いで強誘電体コンデンサ物質を実際にリフレ
ッシュした後に、セル内に再度書込むことが可能であ
る。上述した如く、リフレッシュシーケンスが実施され
ると、例えば１０¹⁰メモリアクセスの後に、制御及びリ
フレッシュ回路６２が自動的に読取り動作を開始させ
る。特に図４を参照すると、適宜のアドレスがオンチッ
プアドレスカウンタ（不図示）により付与され、その場
合、例えばセル１０のワードラインが、参照番号１６０
で示した如く、論理高レベルへ駆動される。実際には、
スイッチングトランジスタ１４が導通状態に駆動され、
従って強誘電体コンデンサ１２はビットライン２０へ直
接的に接続される。典型的には、ワードライン電圧がＶ
_ccより高い電圧へブートストラップされ、その際により
大きな量の電荷を転送することを可能としている。ブー
トストラップされたワードラインは、更に、リフレッシ
ュ期間中に、強誘電体セルコンデンサ１２を横断して完
全な電圧を印加することを向上させる。次いで、駆動ラ
イン１８がデコーダ７０により論理高レベルへ駆動さ
れ、この様な信号は参照番号１６２により示してある。
低レベルから高レベルへの駆動ライン電圧の遷移は、セ
ル１０から強誘電体コンデンサ１２の容量とビットライ
ン２０の寄生容量２６との間に電荷を分散させる。これ
らのコンデンサ１２及び２６の間に分散される電荷は、
強誘電体コンデンサ１２内に格納される分極状態に比例
している。例えば、駆動ラインパルス１６２の印加が強
誘電体コンデンサ１２の分極状態を変化させると、実質
的により多くの電荷がコンデンサ１２と２６との間に分
散される。その他の分極状態に対してはその逆が真であ
り、その場合、駆動ライン１８が論理高レベルへ遷移す
る場合に強誘電体スイッチング動作が発生することはな
い。換言すると、寄生容量２６は、強誘電体コンデンサ
１２の分極状態に依存して、異なった量の電荷を格納す
る。寄生ビットライン容量２６により格納される電荷は
この様なコンデンサを横断しての電圧に比例しているの
で、ビットライン２０上の電圧は強誘電体コンデンサ１
２内に初期的に格納されている分極状態に比例してい
る。

【００３１】次に、Ｖ₂ 信号が制御及びリフレッシュ回
路６２により発生されて、センスアンプ２２を非安定状
態とさせ、従って、ビットライン２０へ接続された場合
に、センスアンプ２２は、更に、強誘電体コンデンサ１
２内に格納されている分極状態に対応する安定なラッチ
状態へ駆動させることが可能である。Ｖ₂ 信号は、参照
番号１６４で示してある。なぜならば、それは高レベル
へ遷移し、次いで低レベルへ復帰するからである。Ｖ₂
信号はワードライン及び駆動ライン信号１６０及び１６
２に続いて発生するものとして示してあるが、この様な
信号は注記した信号の期間中又はその前に発生すること
が可能である。Ｖ₂ 信号が論理高状態へ移行する直後
に、センスアンププレチャージ信号（ＰＣ）が高状態へ
移行し且つリフレッシュシーケンスの残部に亘り高状態
に止どまる。ビットライン２０が強誘電体コンデンサ１
２の読取り動作により適宜の状態へ充電された後で、且
つセンスアンプ２２が非安定状態とされた後に、Ｂ信号
が制御及びリフレッシュ回路６２により発生され且つＮ
ＯＲゲート１１６へ印加される。この様に、分離トラン
ジスタ６０は導通状態へ駆動され、ビットライン２０を
センスアンプ２２へ接続させる。リフレッシュ動作期間
中、ロックアウト（ＬＯ）信号は活性状態となり、オフ
チップアクセスが実施されることを防止する。次いで、
センスアンプ２２が、従来の態様で、寄生ビットライン
容量２６を横断しての電圧に依存して、安定なラッチ状
態へスイッチする。分離トランジスタ６０を駆動するＢ
信号は参照符号１６６で示してある。適宜のデジタル状
態がセンスアンプ２２内に確立されると、分離トランジ
スタ６０の駆動信号が除去され、その際に、ビットライ
ン２０はセンスアンプ２２から分離される。

【００３２】再度、特に図４を参照すると、ビットライ
ン２０上の電圧が、概略参照番号１６８で示してある。
駆動ライン信号１６２の上昇端に続いて、電荷がビット
ライン２０へ転送される。ビットライン電圧１６８と関
連する実線１７０は一方の分極状態を表わしており、一
方破線１７２は他方の分極状態に応答するビットライン
２０上の電圧を示している。分離トランジスタ駆動信号
１６６の上昇端に続いて、センスアンプ２２が、参照符
号１７４により示した如く、適宜の状態へスイッチす
る。センスアンプ２２が適宜の状態へスイッチすると、
ビットライン２０が、参照符号１７６又は１７８により
示した如く、適宜の論理状態へ駆動される。又、センス
アンプ２２が適宜の状態へ駆動されると、データ出力端
子１３２が強誘電体コンデンサ１２内に初期的に格納さ
れている分極状態に対応するデジタル状態を発生する。
データ出力信号は参照符号１８０で示してある。前述し
たことから、制御及びリフレッシュ回路６２により開始
される内部的読取り動作が、メモリセル１０の分極状態
を転送させ且つセンスアンプ２２内のデジタル信号とし
て一時的に格納させる。

【００３３】リフレッシュシーケンスにおける次のイベ
ント即ち事象は、図４に示した如く、リフレッシュ動作
自身である。リフレッシュサイクル期間中に、ワードラ
インは、再度、参照符号１８３で示した如く、論理高レ
ベルへ駆動される。スイッチングトランジスタ１４が導
通状態へ駆動され且つ実効的に駆動ライン１８とビット
ライン２０との間に強誘電体コンデンサ１２を接続させ
る。リフレッシュ動作は、制御及びリフレッシュ回路６
２がＣ信号１８２を論理高レベルへ駆動する場合に開始
し、その際に伝達ゲート７２，７４，８６，８８を導通
状態へ駆動する。この動作により、駆動ライン１８はＣ
ＭＯＳドライバ９０へ接続され、且つビットライン２０
はＣＭＯＳドライバ７８へ接続される。上述した如く、
ＬＯ信号が論理低状態へ駆動されて、そうでない場合に
は、チップに対して外部的に印加される制御信号により
行なわれる場合のある不本意な読取り動作をロックアウ
トする。理解される如く、トランジスタ７２，７４，８
６，８８のゲートへの信号駆動は、強誘電体コンデンサ
を横断してのリフレッシュ電圧の完全な駆動能力を与え
るためにブーストさせることが可能である。読取り及び
リフレッシュ動作期間中、Ｅ信号は論理低レベルに維持
される。

【００３４】次いで、オシレータ１４８がライン１５０
上のＤ信号１８４によりオン状態にゲート動作される。
上述した如く、オシレータ１４８は、約５−１０ＭＨｚ
の周波数でのデジタル出力信号を供給する。更に、オシ
レータイネーブル信号１８４は、約１０マイクロ秒の計
時された期間を有しており、その際に約１００個のオシ
レータサイクルを発生する。強誘電体物質を完全にリフ
レッシュするためには１００個又はそれより僅かに少な
いサイクルで十分である。過剰な数のオシレータサイク
ルが発生することが許容される場合には、コンデンサの
疲労が発生する場合がある。その他の適宜の周波数及び
期間を使用することも可能である。オシレータ信号１８
６は、導体８４によってＣＭＯＳドライバ７８及びイン
バータ９６へ供給される。ＣＭＯＳドライバ７８は、オ
シレータ信号の単一の反転を与え、一方ＣＭＯＳ対９０
及び９６は二度の反転を与える。その結果、駆動ライン
１８及びビットライン２０へ印加されるオシレータ駆動
信号は位相がずれており、従ってそれらの間で最大の電
圧が表われる。上述した如く、ＣＭＯＳトランジスタ対
７８及び９０を使用することにより、接地とＶ_ccとの間
の実質的に完全な範囲のチップ供給電圧を駆動ライン１
８とビットライン２０との間に印加することが可能であ
る。

【００３５】図５を参照すると、駆動ライン１８を駆動
するオシレータ駆動信号１８８及びビットライン２０を
駆動する位相のずれたオシレータ駆動信号１９０が示さ
れている。理解される如く、参照番号１９２により示さ
れるオシレータの半サイクルは、駆動ライン１８とビッ
トライン２０との間に完全なＶ_cc電圧を印加し、従って
強誘電体コンデンサ１２を横断して完全な供給電圧を印
加する。駆動ライン１８とビットライン２０との間に印
加されるリフレッシュ電圧は、通常の書込み動作期間中
に強誘電体セルコンデンサが経験するものよりも大きさ
が一層大きい。その理由は、メモリセルに書込みを行な
う場合には、センスアンプ２２によりセルコンデンサを
横断して印加される電圧は、分離トランジスタ６０のソ
ース端子とドレイン端子との間において失われる量だけ
減少されるからである。リフレッシュ動作期間中には、
リフレッシュ電圧は分離トランジスタを横断して表われ
ることはなく、従ってより大きな範囲のリフレッシュ電
圧が強誘電体要素を横断して発生される。更に重要なこ
とであるが、本発明に基づき強誘電体コンデンサをリフ
レッシュすることにより、且つ更に通常の書込み動作と
対比して、該コンデンサは反対の分極状態の間で交互に
スイッチ動作される。このことも、Ｖ_ccの約半分のみが
強誘電体セルコンデンサを横断して印加される通常の読
取り動作の場合と対比される。

【００３６】本発明の強誘電体メモリチップは単一の供
給電圧で動作されるので、ＣＭＯＳトランジスタドライ
バ７８及び９０はＶ_cc供給電圧と回路共通部との間に接
続されている。しかしながら、駆動ライン１８とビット
ライン２０との間に一層高い電圧を印加することが所望
される場合には、トランジスタ８０及び９２のソース端
子をＶ_ccよりも一層高い電圧へ接続させることが可能で
あり、又トランジスタ８２及び９４のドレイン端子を負
の電圧へ接続させることが可能であり、又は、それらの
両方の電圧へ接続させて駆動ライン１８とビットライン
２０との間に一層大きな電圧を得ることが可能である。
この様な電圧は電荷ポンプ技術、電圧ブースト技術、に
より内部的に発生させるか、又はメモリチップに設けら
れた外部ピンによりアクセス可能なものとすることが可
能である。

【００３７】強誘電体コンデンサ疲労は、ドメインピニ
ング（ピン止め）、即ちスイッチするために一層高い保
磁力を必要とするドメインのポピュレーションの結果と
して発生する場合がある。このドメインのポピュレーシ
ョンは、強誘電体コンデンサを横断して通常の電圧より
も一層高い電圧を印加することにより、少なくとも部分
的にピン止め状態を解除したドメインへ復帰させること
が可能である。実験結果によれば、通常の電圧よりも一
層高い電圧を印加した場合には、ドメインの分極はほと
んど完全に回復され、従って疲労現象は電気的に逆転さ
せることが可能である。その結果、強誘電体メモリセル
の耐久性を、リフレッシュ電圧を強誘電体要素へ印加す
ることにより延長させることが可能である。

【００３８】図４に示したリフレッシュ動作に続いて、
センスアンプ２２内に格納されているデータ状態を、強
誘電体コンデンサ１２をその元の状態へ適宜分極させる
ことによりセル１０内へ書き戻される。このことは、図
４に示した如く、再書込み動作期間中に行なわれる。参
照符号１９４により示した如く、ワードライン信号１８
３を論理高レベルに維持し且つ駆動ライン１８を論理低
レベルへ駆動することにより、データが復活されたメモ
リセル１０内へ再度書込まれる。制御回路６２は、信号
（Ｅ）を発生して、トランジスタ１１０を導通状態へ駆
動し且つ駆動ライン１８を論理低レベルへプルする。駆
動ライン１８が論理低レベルにある間に、分離トランジ
スタ６０も、駆動信号１９６により示した如く、導通状
態へ駆動される。その結果、正しい分極状態が強誘電体
コンデンサ１２内に書き戻される。この再書込み動作
は、ワードライン信号を取除き、次いで駆動ラインクラ
ンプ信号及び分離トランジスタ６０への信号を取除くこ
とにより終了する。

【００３９】強誘電体コンデンサを横断して周期的な通
常の電圧よりも一層高い電圧を印加することは該コンデ
ンサをリフレッシュするのに効果的であるが、強誘電体
コンデンサ１２がそれを横断して通常の電圧か又はそれ
より高い電圧を受ける時間期間を延長することによりリ
フレッシュ動作を向上させることも可能である。従っ
て、オシレータ１４８のパルス幅を拡大することによ
り、一層長い時間期間を犠牲にして強誘電体コンデンサ
１２をリフレッシュさせることが可能である。ある程度
の強誘電体物質リフレッシュ動作は、該コンデンサを横
断しての通常の電圧の単一の長いパルスで達成すること
が可能である。又、強誘電体メモリの耐久性は、例え
ば、１週間毎などのような一様な時間間隔でリフレッシ
ュシーケンスを実施することにより又は相継ぐより少な
い数のアクセスの後にリフレッシュシーケンスを実施す
ることにより最適化させることが可能である。換言する
と、チップアクセスカウンタ１４０が１０¹⁰アクセスの
後にリフレッシュシーケンスを開始すべくプログラムさ
れている場合に、爾後のリフレッシュシーケンスはより
少ないアクセスサイクルが発生した後に行なわれる。例
えば、２番目のリフレッシュサイクルは０．５×１０¹⁰
回のアクセスの後に発生させ、次のリフレッシュサイク
ルは１０⁹ 回のアクセスの後に発生するなどの如きであ
る。各リフレッシュ動作の後に強誘電体物質の疲労率が
増加し、従って所定のレベルのメモリ性能を維持するた
めには、リフレッシュ動作が使用期間中に一層高い頻度
で発生することが必要である。

【００４０】図３及びそれと関連する波形はオンチップ
リフレッシュ回路を有する強誘電体メモリを示している
が、メモリリフレッシュ動作は、例えばプロセサなどの
ような外部回路の制御下で実施することも可能であるこ
とを理解すべきである。換言すると、強誘電体メモリチ
ップは、タイミング回路１４６、オシレータ１４８、図
３に示した駆動ラインデコーダ４８を有することが可能
であり、その他の主要な制御回路はオフチップ装置内に
存在することが可能である。この様な形態を図６に示し
てある。即ち、図６に示した如く、多数の行及び列の強
誘電体セルからなるアレイ２００及び駆動ラインデコー
ダ４８が設けられている。又、制御及びリフレッシュ回
路６２内にはオシレータ及びタイミング回路が設けられ
ている。しかしながら、タイミング回路１４６は外部リ
フレッシュ端子２０２へ接続されている。プロセサ２０
４は、典型的にこの様なメモリをアクセスするタイプの
ものとすることが可能であり、それは端子２０２へリフ
レッシュ信号を供給すると共にバス２０６上にアドレス
を供給する。又、書込みイネーブル及びチップ選択信号
は、プロセサ２０４により制御され、読取り動作とリフ
レッシュ動作と書込み動作とを有するリフレッシュシー
ケンスを実施する。

【００４１】図６に示した実施例の利点は、プロセサ２
０４が、例えば予め定めた時間間隔の後、又は所定数の
メモリアクセスの後、又はその他の基準が充足された場
合などのような任意の時間にリフレッシュシーケンスを
実施すべくプログラムすることが可能であるということ
である。別の利点は、プロセサ２０４が、メモリの使用
が低い期間中にリフレッシュ動作を実施することが可能
であるということである。更に、プロセサ２０４は、リ
フレッシュ動作期間中に、メモリのその他の通常のアク
セスが、リフレッシュ動作が完了するまで中断させるこ
とが可能であるようにプログラムすることが可能であ
る。プロセサ２０４は図６における強誘電体メモリとは
別体に示してあるが、強誘電体メモリ自身は、例えばマ
イクロコントローラにおける如く、プロセサ２０４と同
一のチップ上に集積化させることが可能である。

【００４２】その目的のために、非揮発性強誘電体メモ
リと共に動作するプロセサは、プロセサの電力喪失に続
いて、プロセサを再開始する期間中に極めて有利なもの
となる場合がある。強誘電体メモリを使用することによ
り、プロセサは、再ブートすることなしに、即ち「ウオ
ーム」開始なしで再開始することが可能である。換言す
ると、プロセサの故障期間中にメモリ内に現在存在する
データは失われることはなく、従ってデータを外部ディ
スクから読取り且つダイナミックメモリ内に書込むこと
は必要ではない。ウオームスタートを使用することによ
り、プロセサの再開始動作は実質的に瞬間的であり、状
態ベクトル、コード及びデータは非揮発性メモリ内に格
納された状態で残存する。

【００４３】リフレッシュ動作を実施する更に別の実施
例を図７に示してある。スタンダードのパッケージ型強
誘電体ＲＡＭ２１０が、チップへＤＣ電圧を供給するた
めのピン２１２を有すると共に回路共通部へ接続するた
めのピン２１４を有している。このパッケージ型メモリ
チップ２１０は、好適には、何れの種類のリフレッシュ
回路を有することのないタイプのものである。むしろ、
この様なメモリは、公知の強誘電体メモリ動作に従って
動作する。しかしながら、スイッチ２１６が設けられて
おり、それは、スタンダードなＶ_cc供給電圧を包含する
種々の供給電圧へ接続させることが可能である。又、ス
イッチ２１６は、コンタクト２１８により一層高い電
圧、即ち１．５Ｖ_ccへ接続させることが可能である。そ
の様にして１．５Ｖ_cc供給電圧へ接続されると、強誘電
体ＲＡＭ２１０は、通常の読取り動作を実施するための
信号と共に駆動させることが可能である。しかしなが
ら、供給電圧は通常のＶ_cc電圧よりも一層高いので、強
誘電体セルコンデンサを横断して一層大きな電圧が印加
され、その際にこの様なコンデンサのリフレッシュ動作
を行なう。更に、付加的なスイッチコンタクト２２０が
設けられており、それは、供給電圧ピン２１２をプログ
ラム可能即ち書込み可能な供給電圧へ接続させることが
可能である。プログラム可能な供給電圧は従来公知であ
り、且つ書込み可能な入力に基づいて出力電圧を供給す
ることが可能である。上述した如く、書込み可能な供給
電圧は、最初のリフレッシュ動作期間中に１．７Ｖ_cc供
給電圧を供給し、且つ爾後のリフレッシュ動作に従って
段階的な態様で一層高い電圧を供給することが可能であ
る。強誘電体物質がこの技術に基づいてリフレッシュさ
れる場合には、そのリフレッシュは読取り動作自身の期
間中に実施され、爾後の再書込み動作を実施することは
必要ではない。理解すべきであるが、スタンダードな強
誘電体破壊的読取りサイクルの場合には、回復サイクル
が発生し、その場合に、データが強誘電体セル内に自動
的に再度書込まれる。

【００４４】別法として、又は付加的に、強誘電体メモ
リパッケージ２１０の共通端子２１４を、通常動作期間
中に参照番号２２４で示した回路共通部へ接続させるこ
とが可能である。スイッチ２２２は、共通端子２１４へ
負の電圧を印加するために別のコンタクト２２６へスイ
ッチさせることが可能である。この様に、強誘電体コン
デンサを横断して印加させた電圧を、更に増加させて強
誘電体物質をリフレッシュさせることが可能である。図
示してないが、端子２１４をスイッチ可能な状態で負の
プログラム可能な供給電圧へ接続させ、共通端子２１４
に対して所望の負の電圧を接続可能な状態とさせること
が可能である。

【００４５】以上の如く、強誘電体容量性要素をリフレ
ッシュするための種々の方法及び装置について説明し
た。しかしながら、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、リフレッシュ能力は、一対の強誘電体コン
デンサを具備する差動メモリセルに与えることが可能で
ある。更に、種々の「シャドウ」ＲＡＭメモリが従来公
知であり、スタンダードなＤＲＡＭタイプのセルを有す
るタイプのもの、強誘電体セルの非揮発性バックアップ
を有するものなどがある。この様なタイプのメモリにお
いて、リフレッシュ能力を組込んで強誘電体コンポーネ
ントの耐久性を延長させることが可能である。更に、本
発明の原理及び概念は、例えば強誘電体シフトレジスタ
及びその他の強誘電体デジタル回路などのような非ダイ
ナミックタイプのメモリへ適用することも可能である。
更に、本発明の原理及び概念は、強誘電体容量性コンポ
ーネントを使用するアナログ回路へ適用することも可能
である。

【図面の簡単な説明】

【図１】 強誘電体コンポーネントをリフレッシュすべ
く適合された強誘電体コンデンサセル及び回路を示した
概略回路図。

【図２】 主要な構成的特徴を示した本発明のメモリチ
ップのブロック図。

【図３】 本発明の種々のオンチップリフレッシュ回路
を示した概略図。

【図４】 強誘電体コンポーネントのリフレッシュを達
成するために種々の回路を制御するリフレッシュ信号を
示したタイミング線図。

【図５】 リフレッシュ動作期間中の駆動ライン及びビ
ットライン電圧の波形を示したタイミング線図。

【図６】 強誘電体メモリのオフチップリフレッシュ制
御を示した概略ブロック図。

【図７】 外部供給電圧の選択により従来の強誘電体メ
モリをリフレッシュすることが可能な態様を示した概略
図。

【符号の説明】

１０ 強誘電体セル １２ 強誘電体コンデンサ １４ スイッチングトランジスタ １６ ワードライン １８ 駆動ライン ２０ ビットライン ２２ センスアンプ ２４ 入力／出力端子 ２６ 寄生容量 ３０ 電圧倍増器回路 ３４ 電圧駆動回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジエームズ エム． ジヤツフ アメリカ合衆国， カリフオルニア 95051， サンタ クララ， パイロツト ノブ ドライブ 2375

Claims (51)

【特許請求の範囲】
1. 【請求項１】 強誘電体コンデンサの耐久性を延長する
   方法において、前記コンデンサと関連する回路の通常動
   作期間中に前記強誘電体コンデンサを充電し且つ放電す
   るために電圧を印加し、前記電圧は予め定めた動作電圧
   を超えることはなく且つ前記強誘電体コンデンサ内に有
   用な情報を格納させるものであり、前記通常動作期間中
   に前記コンデンサへ印加される前記予め定めた電圧より
   も大きさが大きなリフレッシュ信号電圧を前記コンデン
   サを横断して１回又はそれ以上周期的に付与し、前記リ
   フレッシュ信号電圧は前記コンデンサの強誘電体物質を
   復活させるのに効果的である、上記各ステップを有する
   ことを特徴とする方法。
2. 【請求項２】 請求項１において、更に、前記強誘電体
   コンデンサを横断してデジタルリフレッシュ信号電圧を
   印加することを特徴とする方法。
3. 【請求項３】 請求項１において、更に、前記通常動作
   期間中に前記リフレッシュ信号電圧を印加することを特
   徴とする方法。
4. 【請求項４】 請求項１において、更に、前記コンデン
   サにより格納された所望の分極状態を再確立するために
   前記強誘電体コンデンサを横断して前記リフレッシュ信
   号電圧を印加することを特徴とする方法。
5. 【請求項５】 強誘電体コンデンサと、スイッチングト
   ランジスタと、ワードラインと、ビットラインと、駆動
   ラインとを具備するメモリセルにおいて、前記強誘電体
   コンデンサの耐久性を延長する方法において、前記ワー
   ドラインをアドレスすることにより前記メモリセルをア
   クセスし、分極状態に関して前記セルの読取り又は書込
   みを行なうために前記強誘電体コンデンサを横断して第
   一の大きさの電圧を印加させ、前記コンデンサの強誘電
   体物質をリフレッシュさせるために前記強誘電体コンデ
   ンサを横断して前記第一の大きさよりも大きな第二の大
   きさの電圧を印加する、上記各ステップを有することを
   特徴とする方法。
6. 【請求項６】 請求項５において、更に、前記駆動ライ
   ンを前記第二の電圧の大きさで駆動し且つ前記ビットラ
   インを実質的に一定の電圧に維持することを特徴とする
   方法。
7. 【請求項７】 請求項５において、更に、前記駆動ライ
   ンを予め定めた駆動ライン電圧で維持し且つ前記強誘電
   体コンデンサを横断して印加された電位が前記第二の大
   きさに対応するように前記ビットライン電圧を増加させ
   ることを特徴とする方法。
8. 【請求項８】 請求項５において、更に、前記セルに露
   呈されるメモリアクセスサイクルの数をカウントし、且
   つ予め定めたカウントにおいて、前記リフレッシュ動作
   を開始させることを特徴とする方法。
9. 【請求項９】 請求項５において、更に、爾後のリフレ
   ッシュ動作を開始する前に一つのリフレッシュ動作の後
   予め定めた時間期間待機することを特徴とする方法。
10. 【請求項１０】 請求項９において、更に、前記リフレ
    ッシュ動作の間非一様な時間期間待機することを特徴と
    する方法。
11. 【請求項１１】 請求項８において、更に、各爾後のリ
    フレッシュ動作において増加させた大きさのリフレッシ
    ュ電圧で前記セルをリフレッシュすることを特徴とする
    方法。
12. 【請求項１２】 請求項５において、更に、リフレッシ
    ュ動作の間の時間期間が一層短くなるような態様で前記
    メモリセルを周期的にリフレッシュすることを特徴とす
    る方法。
13. 【請求項１３】 請求項５において、更に、前記強誘電
    体コンデンサを横断して約２−３Ｖを印加することによ
    り前記セルの読取りを行ない、且つ前記強誘電体コンデ
    ンサを横断して約５Ｖを印加することにより前記セルを
    リフレッシュさせることを特徴とする方法。
14. 【請求項１４】 請求項５において、半導体チップが前
    記強誘電体コンデンサセルのアレイを有しており、且つ
    前記リフレッシュ動作が前記チップへの供給電圧を増加
    させることにより実施されることを特徴とする方法。
15. 【請求項１５】 請求項５において、更に、各リフレッ
    シュ動作期間中に、前記強誘電体コンデンサを複数個の
    パルスへ露呈させ、各パルスが前記第二の大きさに対応
    する大きさを有することを特徴とする方法。
16. 【請求項１６】 請求項５の方法を実施することを特徴
    とする回路。
17. 【請求項１７】 各セルが強誘電体コンデンサを具備し
    ている多数のアドレス可能なセルを有するメモリアレイ
    の耐久性を延長させる方法において、 （ａ）前記セルに関連するワードラインへアドレスを印
    加することにより前記アレイの１個のセルをリフレッシ
    ュし、 （ｂ）強誘電体コンデンサ物質をリフレッシュさせるた
    めに駆動ライン及びビットラインを介して前記強誘電体
    コンデンサを横断して通常の電圧よりも高い電圧を印加
    し、 （ｃ）ステップ（ａ）及び（ｂ）を逐次的に繰返し行な
    うことにより前記アレイのその他のセルを周期的にリフ
    レッシュする、上記各ステップを有することを特徴とす
    る方法。
18. 【請求項１８】 請求項１７において、更に、メモリ読
    取りサイクル期間中に前記アレイをリフレッシュするこ
    とを特徴とする方法。
19. 【請求項１９】 請求項１７において、更に、前記セル
    を読取り且つセンスアンプ内に関連するデータを一時的
    に格納し、前記メモリセルをリフレッシュし、且つ前記
    一時的に格納したデータを前記メモリセル内に再度書込
    むことによるリフレッシュシーケンスを実施することを
    特徴とする方法。
20. 【請求項２０】 請求項１７において、更に、ビットラ
    イン電圧を一定に維持し且つ前記リフレッシュ期間中に
    駆動ライン電圧を増加させることを特徴とする方法。
21. 【請求項２１】 請求項１７において、更に、読取りサ
    イクル期間中に前記コンデンサを横断して通常印加され
    る大きさよりも約５０％大きな大きさへ前記強誘電体コ
    ンデンサを横断しての電圧を増加させることを特徴とす
    る方法。
22. 【請求項２２】 請求項１７において、更に、通常読取
    り動作期間中に各強誘電体コンデンサへ実質的にＶｄｄ
    ／２の電圧を印加し、且つリフレッシュ動作期間中に各
    強誘電体コンデンサを横断してＶｄｄの電圧を印加する
    ことを特徴とする方法。
23. 【請求項２３】 請求項１７において、前記アレイが行
    及び列の形態のセルを有しており、且つそれぞれの単一
    のリフレッシュ動作期間中に各行のセルを逐次的にリフ
    レッシュすることを特徴とする方法。
24. 【請求項２４】 請求項１７の方法を実施することを特
    徴とする回路。
25. 【請求項２５】 強誘電体メモリアレイにおいて、各セ
    ルが強誘電体容量性要素を有する複数個のメモリセルか
    らなるアレイが設けられており、所望のメモリセルをア
    ドレスするために前記アレイをアクセスする回路が設け
    られており、通常のメモリ読取り／書込み動作期間中に
    前記アドレスされたセルの強誘電体コンデンサを横断し
    て第一の大きさの電圧を印加する電圧駆動回路が設けら
    れており、前記容量性要素の強誘電体物質をリフレッシ
    ュさせるためのリフレッシュ動作期間中に各アドレスさ
    れたセルの容量性要素を横断して前記第一の大きさより
    大きな大きさの第二電圧を印加する手段が設けられてい
    ることを特徴とするメモリアレイ。
26. 【請求項２６】 請求項２５において、更に、メモリ読
    取り動作に続くリフレッシュ動作期間中に前記コンデン
    サの物質をリフレッシュするために前記容量性要素を第
    二電圧で駆動する回路が設けられていることを特徴とす
    るメモリアレイ。
27. 【請求項２７】 請求項２５において、更に、メモリア
    クセスサイクルの数をカウントするカウンタが設けられ
    ており、且つ所定のカウントに応答してリフレッシュ動
    作を開始させる手段が設けられていることを特徴とする
    メモリアレイ。
28. 【請求項２８】 請求項２７において、前記カウンタが
    前記アレイと共に半導体チップ上に形成されていること
    を特徴とするメモリアレイ。
29. 【請求項２９】 請求項２７において、前記カウンタが
    非揮発性の段を有することを特徴とするメモリアレイ。
30. 【請求項３０】 請求項２７において、前記メモリアレ
    イがシリコンチップ上に形成されており、且つ前記カウ
    ンタが前記チップから離れて位置されていることを特徴
    とするメモリアレイ。
31. 【請求項３１】 請求項２５において、前記アレイがＶ
    _ccとして定義される供給電圧が供給される半導体チップ
    上に形成されており、且つリフレッシュ動作期間中に供
    給電圧を増加させる手段が設けられていることを特徴と
    するメモリアレイ。
32. 【請求項３２】 請求項２５において、更に、共通駆動
    ラインへ接続されているそれぞれのセルの多数の強誘電
    体コンデンサへ電圧を印加する共通駆動ライン回路が設
    けられており、且つ前記駆動ライン回路と関連しており
    読取り動作のために第一の大きさの電圧で駆動ラインを
    駆動し且つリフレッシュ動作期間中に前記第一の大きさ
    よりも大きな第二の大きさの電圧で駆動ラインを駆動す
    る回路が設けられていることを特徴とするメモリアレ
    イ。
33. 【請求項３３】 請求項２５において、更に、前記メモ
    リセルが接続されているビットラインと関連してセンス
    アンプが設けられており、前記センスアンプは、通常の
    再書込み動作期間中に第一電圧で前記ビットラインを駆
    動し且つリフレッシュ動作期間中に一層高い電圧でビッ
    トラインを駆動する電圧駆動回路を有することを特徴と
    するメモリアレイ。
34. 【請求項３４】 請求項２５において、更に、各強誘電
    体コンデンサを横断して直接的にリフレッシュ電圧を印
    加する駆動回路が設けられていることを特徴とするメモ
    リアレイ。
35. 【請求項３５】 請求項２５において、前記駆動回路
    が、共通駆動ライン及び共通ビットラインを横断して接
    続されていることを特徴とするメモリアレイ。
36. 【請求項３６】 請求項３５において、前記駆動回路
    が、駆動ラインへ接続されているＣＭＯＳトランジスタ
    対を有すると共に、ビットラインへ接続されている別の
    ＣＭＯＳトランジスタ対を有することを特徴とするメモ
    リアレイ。
37. 【請求項３７】 請求項３６において、更に、位相ズレ
    信号を与えるために前記ＣＭＯＳトランジスタ対のうち
    の一方へ印加される前に駆動信号を反転させるインバー
    タが設けられていることを特徴とするメモリアレイ。
38. 【請求項３８】 強誘電体メモリアレイにおいて、各セ
    ルが強誘電体容量性要素を有する複数個のメモリセルか
    らなるアレイが設けられており、所望のメモリセルをア
    ドレスするために前記アレイをアクセスする回路が設け
    られており、アドレスされたセルの強誘電体容量性要素
    へ及びそれからの電荷を転送するために多数のメモリセ
    ルと共通なビットラインが設けられており、強誘電体容
    量性要素へ駆動電圧を印加するために多数のメモリセル
    に対して共通に駆動ラインが設けられており、前記ビッ
    トライン及び前記駆動ラインへ接続されており前記駆動
    ライン及びビットラインと関連する少なくとも１個のセ
    ルの強誘電体容量性要素を横断して直接的にリフレッシ
    ュ電圧を印加するための駆動回路が設けられていること
    を特徴とする強誘電体メモリアレイ。
39. 【請求項３９】 請求項３８において、通常のセルアク
    セス期間中に、強誘電体容量性要素を横断して結果的に
    得られる電圧が常にＶ未満であるように強誘電体容量性
    要素とビットラインの容量との間で電荷を分散させるよ
    うにセルが構成されており、且つリフレッシュ動作期間
    中に、Ｖの電圧が駆動ラインとビットラインとを横断し
    て印加されることを特徴とする強誘電体メモリアレイ。
40. 【請求項４０】 請求項３８において、更に、リフレッ
    シュ動作期間中に強誘電体容量性要素へ複数個のリフレ
    ッシュ電圧パルスを印加するオシレータが設けられてい
    ることを特徴とする強誘電体メモリアレイ。
41. 【請求項４１】 請求項３８において、更に、前記アレ
    イへのアクセス数を集計するカウンタが設けられてお
    り、且つ前記カウンタの予め定めたカウントをデコード
    するデコーダが設けられており、前記デコーダの出力は
    リフレッシュ動作を開始させるべく動作可能であること
    を特徴とする強誘電体メモリアレイ。
42. 【請求項４２】 請求項４１において、更に、前記カウ
    ンタを予め定めたカウントへプリセットする手段が設け
    られていることを特徴とする強誘電体メモリアレイ。
43. 【請求項４３】 強誘電体メモリチップのセルをリフレ
    ッシュさせる方法において、前記チップの一つのピンへ
    接続されている供給電圧を前記チップが通常読取り及び
    書込み動作において動作する第一の大きさから一層大き
    な大きさへ増加させ、且つ各セルの強誘電体物質をリフ
    レッシュさせるために前記チップへ印加された前記増加
    された大きさの電圧で前記アレイの各セルをアクセスす
    る、上記各ステップを有することを特徴とする方法。
44. 【請求項４４】 請求項４３において、前記アクセスす
    るステップが各メモリセルを読取ることにより実施され
    ることを特徴とする方法。
45. 【請求項４５】 請求項４３において、前記供給電圧が
    正の供給電圧を増加させることにより増加されることを
    特徴とする方法。
46. 【請求項４６】 請求項４３において、前記供給電圧が
    負の供給電圧を増加させることにより増加されることを
    特徴とする方法。
47. 【請求項４７】 強誘電体メモリにおいて、各々が強誘
    電体容量性要素を有する複数個のメモリセルが設けられ
    ており、前記セルの少なくとも一つへ接続して少なくと
    も１本のビットラインが設けられており、前記セルの少
    なくとも一つへ接続して少なくとも１本の駆動ラインが
    設けられており、センスアンプが設けられており、前記
    セルの読取り期間中に前記ビットラインを前記センスア
    ンプへスイッチ可能に接続させ且つ前記セルのリフレッ
    シュ期間中に前記ビットラインを前記センスアンプから
    分離させる分離トランジスタが設けられており、前記セ
    ルのリフレッシュ期間中に動作可能であり前記容量性要
    素をリフレッシュさせるために前記駆動ラインと前記ビ
    ットラインとの間に電圧を印加する駆動回路が設けられ
    ていることを特徴とするメモリ。
48. 【請求項４８】 請求項４７において、更に、前記駆動
    ライン回路を駆動するオシレータが設けられていること
    を特徴とするメモリ。
49. 【請求項４９】 請求項４７において、更に、メモリア
    クセスを集計し且つ所定数のアクセスの後にリフレッシ
    ュを開始させるカウンタが設けられていることを特徴と
    するメモリ。
50. 【請求項５０】 請求項４７において、前記駆動回路
    が、前記駆動ラインへ接続されている第一ＣＭＯＳトラ
    ンジスタ対と前記ビットラインへ接続されている第二Ｃ
    ＭＯＳトランジスタ対を有することを特徴とするメモ
    リ。
51. 【請求項５１】 請求項５０において、前記各ＣＭＯＳ
    トランジスタ対が前記メモリの供給電圧の間に直列的に
    接続されていることを特徴とするメモリ。