JPS6280897A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6280897A JPS6280897A JP60222102A JP22210285A JPS6280897A JP S6280897 A JPS6280897 A JP S6280897A JP 60222102 A JP60222102 A JP 60222102A JP 22210285 A JP22210285 A JP 22210285A JP S6280897 A JPS6280897 A JP S6280897A
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- memory cell
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はダイナミックランダムアクセスメモリなる半
導体記憶装置に係り、特にシェアドセンスアンプ方式の
改良に関するものである。
導体記憶装置に係り、特にシェアドセンスアンプ方式の
改良に関するものである。
第２図は例えば特開昭５７−８２２８６号公報に示され
た従来のシェアドセンスアンプ方式の半導体記憶装置を
示しており、この図において、（ａ）は記憶装置の回路
図、（ｂ）はセンスアップ制御回路図、（Ｃ）はクロッ
タインミングチャートである。、同図（ａ）におい、て
、フリップフロップを形成するトランジスタ［１１，（
２１およびクロ・ツクφ、は二対のビット線Ｈｅ ）、
（’ｓ＊ ）と（３ｔ、 ）、 （４Ｌ ’ｌによっ
て共有されている。以下、ＲおよびＬはそれぞれ、右（
Ｒｉｇｈｔ）左（Ｌｅｆｔｌを表す添字とスル。
た従来のシェアドセンスアンプ方式の半導体記憶装置を
示しており、この図において、（ａ）は記憶装置の回路
図、（ｂ）はセンスアップ制御回路図、（Ｃ）はクロッ
タインミングチャートである。、同図（ａ）におい、て
、フリップフロップを形成するトランジスタ［１１，（
２１およびクロ・ツクφ、は二対のビット線Ｈｅ ）、
（’ｓ＊ ）と（３ｔ、 ）、 （４Ｌ ’ｌによっ
て共有されている。以下、ＲおよびＬはそれぞれ、右（
Ｒｉｇｈｔ）左（Ｌｅｆｔｌを表す添字とスル。
ＲもしくはＬのどちらか一万の側のみが選択され、選択
された側のワード線ＷＬ、 ・ＷＢ２の１本とダミー
ワード線ＤＷＬ、 ・ＤＷＬ、の電位のみが上昇する
。選択されない側のワード線ＷＬ、・ＷＬＮおよびダミ
ーワード線ＤＷＬ、 ・ＤＷＬ２はローレベルのまま
である。ととてＲ側のメモリセルが選択された場合につ
いて説明する。
された側のワード線ＷＬ、 ・ＷＢ２の１本とダミー
ワード線ＤＷＬ、 ・ＤＷＬ、の電位のみが上昇する
。選択されない側のワード線ＷＬ、・ＷＬＮおよびダミ
ーワード線ＤＷＬ、 ・ＤＷＬ２はローレベルのまま
である。ととてＲ側のメモリセルが選択された場合につ
いて説明する。
ＭＣ，、はワード線Ｗ Ｌ ＋ ＊ が選択された場
合にビット線（３，）に情報が読み出されろメモリセル
、Ｍ ＣＮ、はワード線ＷＬ、が選択された場合にビッ
ト綿（４，）に情報が読み出されるメモリセルである。
合にビット線（３，）に情報が読み出されろメモリセル
、Ｍ ＣＮ、はワード線ＷＬ、が選択された場合にビッ
ト綿（４，）に情報が読み出されるメモリセルである。
ＤＣ□ はダミーワード線Ｄ Ｗ Ｌ 、、により、Ｄ
Ｃ２，はダミーワード線Ｄ Ｗ Ｌ ２． により、
それぞれビット線（３，）および（４，）に、情報”
Ｌ ”の読み出し電位と情報°″Ｈ“の読み出し電位と
の中間電位が読み出されろダミーメモリセルである。（
５，）および（６Ｒ）はトランジスタで、それぞれソー
スがビット線（３５）および（４，）に接続され、ゲー
トがプリチャージ・クロックφ。
Ｃ２，はダミーワード線Ｄ Ｗ Ｌ ２． により、
それぞれビット線（３，）および（４，）に、情報”
Ｌ ”の読み出し電位と情報°″Ｈ“の読み出し電位と
の中間電位が読み出されろダミーメモリセルである。（
５，）および（６Ｒ）はトランジスタで、それぞれソー
スがビット線（３５）および（４，）に接続され、ゲー
トがプリチャージ・クロックφ。
、に接続され、ドレインをプリチャージ電位■。
１に接続されており、ビット線（３，）および（４、）
をプリチャージ電位■１７ に充電するものである。セ
ンスノードｆ９１１．１フリツプフロツプを構成するト
ランジスタ（１）のドレインおよびフリップフロップを
構成するトランジスタ（２）のゲートに接続され、トラ
ンスファトランジスタ（７５）を介してビット線（３，
）に接続されている。センス・ノード００）は１−ラン
ジスタ（２）のドレインおよびトランジスタ（１）のゲ
ートに接続され、トランスファ・トランジスタ（８，）
を介してビット線（４，）に接続されている。ｌ・ラン
スファ・トランジスタ（７，）および（８，）はそれぞ
れゲートがクロック信号 に接続されている。クロック
φ、はトランジスタ（１）および（２）のソースに接続
されている。なお、図の右側にはＷＬ、、 およびＷ
Ｌ、の２本のワードラインのみ示しであるが、実際はＮ
本（Ｎは任意の偶数）のワード線が存在し、それに付随
したＭＣ１、からＭＣ，までのＮ個のメモリセルがＮ／
２個ずつビット線（３，）および（４，）に接続されバ
ランスしている。また、図では１個のフリップフロップ
・センスアンプのみ示しているが、実際には複数個のセ
ンスアンプが縦に並びメモリセルのアレイを構成するの
が通常である。Ｉｌｏ、Ｉｌｏはビット線（３１）、
（３Ｌ ）と（４１１）、（４Ｌ）に生じろ電位をト
ランジスタ（Ｉｌｌ、（１２）を介して出力すると共に
、外部からの情報を同ビット線とに入力するための入出
力線である。Ｙｌはトランジスタ（＋１）、（（２）を
制御するクロック信号である。
をプリチャージ電位■１７ に充電するものである。セ
ンスノードｆ９１１．１フリツプフロツプを構成するト
ランジスタ（１）のドレインおよびフリップフロップを
構成するトランジスタ（２）のゲートに接続され、トラ
ンスファトランジスタ（７５）を介してビット線（３，
）に接続されている。センス・ノード００）は１−ラン
ジスタ（２）のドレインおよびトランジスタ（１）のゲ
ートに接続され、トランスファ・トランジスタ（８，）
を介してビット線（４，）に接続されている。ｌ・ラン
スファ・トランジスタ（７，）および（８，）はそれぞ
れゲートがクロック信号 に接続されている。クロック
φ、はトランジスタ（１）および（２）のソースに接続
されている。なお、図の右側にはＷＬ、、 およびＷ
Ｌ、の２本のワードラインのみ示しであるが、実際はＮ
本（Ｎは任意の偶数）のワード線が存在し、それに付随
したＭＣ１、からＭＣ，までのＮ個のメモリセルがＮ／
２個ずつビット線（３，）および（４，）に接続されバ
ランスしている。また、図では１個のフリップフロップ
・センスアンプのみ示しているが、実際には複数個のセ
ンスアンプが縦に並びメモリセルのアレイを構成するの
が通常である。Ｉｌｏ、Ｉｌｏはビット線（３１）、
（３Ｌ ）と（４１１）、（４Ｌ）に生じろ電位をト
ランジスタ（Ｉｌｌ、（１２）を介して出力すると共に
、外部からの情報を同ビット線とに入力するための入出
力線である。Ｙｌはトランジスタ（＋１）、（（２）を
制御するクロック信号である。
第２図（ｂ）において、φ２．オよびφ、Ｌはトランス
ファトランジスタ（７１１，ｆｓ＊ ）および（７Ｌ）
−（８Ｌ）を制御するクロ・ツク信号、Ａ、ばＲ側のメ
モリセルが選択されたときハイレベルになる選択信号、
Δ、はＬ側のメモリセルが選択されたときハイレベルに
なる選択信号、１４１１１，１４Ｌ１．ｔＡＮＤゲート
、１５．．１５．は遅延回路、１６．。
ファトランジスタ（７１１，ｆｓ＊ ）および（７Ｌ）
−（８Ｌ）を制御するクロ・ツク信号、Ａ、ばＲ側のメ
モリセルが選択されたときハイレベルになる選択信号、
Δ、はＬ側のメモリセルが選択されたときハイレベルに
なる選択信号、１４１１１，１４Ｌ１．ｔＡＮＤゲート
、１５．．１５．は遅延回路、１６．。
１６Ｌ＋、ｔＯＲゲートである。φはφ□ とφ２を発
生するためのもとになるクロック信号である。
生するためのもとになるクロック信号である。
次に動作について、第２図（Ｃ）のクロックタイミング
チャートを用い説明する。
チャートを用い説明する。
ビット線（３１１）、 （４１１１）と（３ｔ、 ）
、 （４Ｌ ）がそれぞれプリチャージを位■Ｉｌｌ
Ｆｌ ｐ ” ｍ ａに充電され、待機状態に保たれ
た後、Ｒ側が選択されたと仮定スる。時刻Ｔ、において
クロック信号φがハイレベルになると、選択信号Ａ、が
ハイレベルとなっているので、ＡＮＤゲート（１４，）
の出カババイレベルになり、ＯＲゲー）（１６，ｌの入
力に入って、（１６＋＋１の出力φ■はハイレベルにな
り、１−ランスファトランジスタ（７Ｒ）、（ｓ＊ ）
が導通する。選択されないＬ側のワード線Ｗ Ｌ 、Ｌ
からワード線ＷＬ、までと、ダミーワードＭＤＷＬ、ｌ
Ｉ、ＤＷＬ２Ｌの２本はローレベルを保つ。一方、Ｒ側
においてはワード線ＷＬ、、からワード線ＷＬ、４Ｒま
でのＮ本のワード線１本と、ダミーワード線ＤＷＬ１．
．ＤＷＬｚ＊の２本の内の１本が選択されて電位が上昇
する。−例として、ワード線ＷＬ、、とダミーワード線
ＤＷＬ２１１が選択された場合の説明を行う。時刻Ｔ２
にワード線ＷＬ。
、 （４Ｌ ）がそれぞれプリチャージを位■Ｉｌｌ
Ｆｌ ｐ ” ｍ ａに充電され、待機状態に保たれ
た後、Ｒ側が選択されたと仮定スる。時刻Ｔ、において
クロック信号φがハイレベルになると、選択信号Ａ、が
ハイレベルとなっているので、ＡＮＤゲート（１４，）
の出カババイレベルになり、ＯＲゲー）（１６，ｌの入
力に入って、（１６＋＋１の出力φ■はハイレベルにな
り、１−ランスファトランジスタ（７Ｒ）、（ｓ＊ ）
が導通する。選択されないＬ側のワード線Ｗ Ｌ 、Ｌ
からワード線ＷＬ、までと、ダミーワードＭＤＷＬ、ｌ
Ｉ、ＤＷＬ２Ｌの２本はローレベルを保つ。一方、Ｒ側
においてはワード線ＷＬ、、からワード線ＷＬ、４Ｒま
でのＮ本のワード線１本と、ダミーワード線ＤＷＬ１．
．ＤＷＬｚ＊の２本の内の１本が選択されて電位が上昇
する。−例として、ワード線ＷＬ、、とダミーワード線
ＤＷＬ２１１が選択された場合の説明を行う。時刻Ｔ２
にワード線ＷＬ。
、とダミーワード＊ Ｄ Ｗ Ｌ 、、 の電位が上
昇し、メモリセルＭＣ□ に蓄えられていた情報がビッ
ト線（３つ）に、ダミーメモリセルＤＣ２１１に蓄えら
れていた電荷がビット線（４，）にそれぞれ読み出され
る。読み出された情報はトランスファトランジスタ（７
ＩＩ）、（８ＩＩ）を介してセンスノード（９１゜α０
）へ伝えられる。時刻Ｔ、でクロックφ３がローレベル
になりセンスアンプが活性化され、センスノード＋９１
．（１０）に伝火られた情報は増幅され、トランスファ
トランジスタ（７＊ ）、（８Ｒ）を介してビット線（
３＃ ）、（４１）へ逆戻りし、選択されたメモリセル
Ｍ Ｃ、、へ増幅された情報が再書き込みされる。クロ
ック信号φがハイレベルになってから遅延回路（１５Ｌ
）で決まる遅延時間【の経過後、ＯＲゲート（１６Ｌ）
の出力に於て、クロックφ２１が時刻Ｔ４でハイレベル
になり、増幅された情報はトランスファトランジスタ（
７Ｌ ）、 （ｓｔ、 ）を介してビット線（３Ｌ
）、（４Ｌ ｌへ伝えられろ。リードサイクルでは時刻
Ｔ、においてＹｉがハイレベルになり、トランスシタ（
＋１） 、 （１２）を介して、読み出され増幅された
情報はＩｌｏ及びＩｌｏに伝達される。以上が一連の読
み出し・再書き込み動作であり、Ｌの側のメモリセル及
びダミーメモリセルが選択された場合も同様である。
昇し、メモリセルＭＣ□ に蓄えられていた情報がビッ
ト線（３つ）に、ダミーメモリセルＤＣ２１１に蓄えら
れていた電荷がビット線（４，）にそれぞれ読み出され
る。読み出された情報はトランスファトランジスタ（７
ＩＩ）、（８ＩＩ）を介してセンスノード（９１゜α０
）へ伝えられる。時刻Ｔ、でクロックφ３がローレベル
になりセンスアンプが活性化され、センスノード＋９１
．（１０）に伝火られた情報は増幅され、トランスファ
トランジスタ（７＊ ）、（８Ｒ）を介してビット線（
３＃ ）、（４１）へ逆戻りし、選択されたメモリセル
Ｍ Ｃ、、へ増幅された情報が再書き込みされる。クロ
ック信号φがハイレベルになってから遅延回路（１５Ｌ
）で決まる遅延時間【の経過後、ＯＲゲート（１６Ｌ）
の出力に於て、クロックφ２１が時刻Ｔ４でハイレベル
になり、増幅された情報はトランスファトランジスタ（
７Ｌ ）、 （ｓｔ、 ）を介してビット線（３Ｌ
）、（４Ｌ ｌへ伝えられろ。リードサイクルでは時刻
Ｔ、においてＹｉがハイレベルになり、トランスシタ（
＋１） 、 （１２）を介して、読み出され増幅された
情報はＩｌｏ及びＩｌｏに伝達される。以上が一連の読
み出し・再書き込み動作であり、Ｌの側のメモリセル及
びダミーメモリセルが選択された場合も同様である。
以上のように、この従来例のシェアドセンスアンプはセ
ンスアンプを２対のビット線で共有することにより、セ
ンスアンプの数が少なくて済んだため、チップ面積が減
少でき、ビット線長短縮によってセンスアンプの感度が
増大する効果があるが、消費電力の減少に対してはあま
り効果がないのが現状である。即ち、メモリセルへのデ
ータの再書き込みを目的としたリフレッシュサイクルに
おいては、時刻Ｔ、以前に上記と同様の動作を行い、Ｔ
、以降もＹｉがローレベルのままで、読み出された情報
はＩｌｏ及びＩ ／、０に伝達されないが、クロック信
号φ２Ｌ によってトランジスタ（７Ｌ ）、 （ｓ
ｔ、 ）がオンするため選択されていない側のビット線
対（３Ｌ ｌ、 （４Ｌ ｌに充放電電流が流れ無駄な
電力が消費されていたわけである。同様にＬ側のメモリ
セルが選択された場合に（よりロック信号φ２１１
によってトランジスタ（７１）、 （８、）がオンし、
選択されない側のピッ）・線対（３、）、（４，）に無
駄な充放電電流が流れる。
ンスアンプを２対のビット線で共有することにより、セ
ンスアンプの数が少なくて済んだため、チップ面積が減
少でき、ビット線長短縮によってセンスアンプの感度が
増大する効果があるが、消費電力の減少に対してはあま
り効果がないのが現状である。即ち、メモリセルへのデ
ータの再書き込みを目的としたリフレッシュサイクルに
おいては、時刻Ｔ、以前に上記と同様の動作を行い、Ｔ
、以降もＹｉがローレベルのままで、読み出された情報
はＩｌｏ及びＩ ／、０に伝達されないが、クロック信
号φ２Ｌ によってトランジスタ（７Ｌ ）、 （ｓ
ｔ、 ）がオンするため選択されていない側のビット線
対（３Ｌ ｌ、 （４Ｌ ｌに充放電電流が流れ無駄な
電力が消費されていたわけである。同様にＬ側のメモリ
セルが選択された場合に（よりロック信号φ２１１
によってトランジスタ（７１）、 （８、）がオンし、
選択されない側のピッ）・線対（３、）、（４，）に無
駄な充放電電流が流れる。
このような従来のシェアドセンスアンプでは、メモリセ
ルへのデータの再書き込みを目的としたリフレッシュサ
イクルにおいても、選択されていないメモリセルのある
側のピッ＋−ｉ 対にセンスアンプを接続しており、こ
のビット線対にも充放電電流が流れ、電力が消費されて
いた。
ルへのデータの再書き込みを目的としたリフレッシュサ
イクルにおいても、選択されていないメモリセルのある
側のピッ＋−ｉ 対にセンスアンプを接続しており、こ
のビット線対にも充放電電流が流れ、電力が消費されて
いた。
この発明はこのような問題点を解消するためになされた
もので、リフレッシュ動作時の電力消費を低減すること
を目的としたものである。
もので、リフレッシュ動作時の電力消費を低減すること
を目的としたものである。
この発明に係る半導体記憶装置は、シェアドセンスアン
プにおいてリフレッシュサイクルに於ては、選択されて
いないメモリセルのある側のビット線対にセンスアンプ
を接続しないようにしたものである。
プにおいてリフレッシュサイクルに於ては、選択されて
いないメモリセルのある側のビット線対にセンスアンプ
を接続しないようにしたものである。
この発明におけるシェアドセンスアンプは頁Ｓ ｂｅ
ｆｏｒｅ ＲＡ Ｓリフレッシュサイクルや、外部信号
によって制御されろオートリフレッシュサイクルなどの
リフレッシュサイクルにおいて、ｌ−ランスファトラン
ジスタ（７＋＋ １． （８＊ ’ｌ、 （７Ｌ １
゜（８Ｌ）を制御することにより、選択されていないメ
モリセルの側のビット線対にセンスアンプを接続しない
ようにする。
ｆｏｒｅ ＲＡ Ｓリフレッシュサイクルや、外部信号
によって制御されろオートリフレッシュサイクルなどの
リフレッシュサイクルにおいて、ｌ−ランスファトラン
ジスタ（７＋＋ １． （８＊ ’ｌ、 （７Ｌ １
゜（８Ｌ）を制御することにより、選択されていないメ
モリセルの側のビット線対にセンスアンプを接続しない
ようにする。
以下、この発明の一実施例を図について説明する。第１
図は本実施例によるシェアドセンスアンプを示し、（ａ
ｌは記憶装置の回路図、（ｂ）はセンスアンプ制御回路
図、（Ｃ）はクロックタイミングチャートである。同図
（ｂ）は同図（ａ）におけるクロック信号φ□ および
φ２１ を発生する回路図であり、Ａ５およびＡＬは
従来例で説明したメモリセルの選択信号である。φばＩ
・ランスファトランジスタ（７）。
図は本実施例によるシェアドセンスアンプを示し、（ａ
ｌは記憶装置の回路図、（ｂ）はセンスアンプ制御回路
図、（Ｃ）はクロックタイミングチャートである。同図
（ｂ）は同図（ａ）におけるクロック信号φ□ および
φ２１ を発生する回路図であり、Ａ５およびＡＬは
従来例で説明したメモリセルの選択信号である。φばＩ
・ランスファトランジスタ（７）。
（８）を制御するタイミングを発生させろクロック信号
であり、φとＡｌｌ、φとＡＬはそれぞれＡＮＤゲー）
（１４＋＋ ）、（１４ｔ、ｌの入力端子に接続されて
いる。ＴＬは動作がリフレッシュサイクルの場合はロー
レベルに、リードもしくはライトサイクルの場合にはハ
イレベルになる信号であり、φとともにＡＮＤゲート（
１、Ｌ ）、 （１３Ｌ ）の入力端子にそれぞれ接続
されている。（１５，）、 （１５Ｌ）はそれぞれ（１
３１１１，（１３Ｌ ）の出力を遅延させタイミングを
とる遅延回路である。ＯＲゲー）（１６，）、（１６Ｌ
１はそれぞれ遅延口＠（１５１１）、（１５Ｌ） と
ＡＮＤゲー）（１４ｍ ）、（１４Ｌ）の出力が入力端
子に接続されており、出力φ２−およびφ２Ｌ はそ
れぞれセンスアンプとビット線とを接続するトランスフ
ァトランジスタ（７ｉ。
であり、φとＡｌｌ、φとＡＬはそれぞれＡＮＤゲー）
（１４＋＋ ）、（１４ｔ、ｌの入力端子に接続されて
いる。ＴＬは動作がリフレッシュサイクルの場合はロー
レベルに、リードもしくはライトサイクルの場合にはハ
イレベルになる信号であり、φとともにＡＮＤゲート（
１、Ｌ ）、 （１３Ｌ ）の入力端子にそれぞれ接続
されている。（１５，）、 （１５Ｌ）はそれぞれ（１
３１１１，（１３Ｌ ）の出力を遅延させタイミングを
とる遅延回路である。ＯＲゲー）（１６，）、（１６Ｌ
１はそれぞれ遅延口＠（１５１１）、（１５Ｌ） と
ＡＮＤゲー）（１４ｍ ）、（１４Ｌ）の出力が入力端
子に接続されており、出力φ２−およびφ２Ｌ はそ
れぞれセンスアンプとビット線とを接続するトランスフ
ァトランジスタ（７ｉ。
（８，）および（７Ｌ ）、 （８Ｌ ）のゲートに接
続されている。
続されている。
以下、この発明の一実施例の動作を第１図（ｂ）および
同図（Ｃ）に従って説明する。
同図（Ｃ）に従って説明する。
選択されたメモリセルより読み出された情報を入出力１
Ｉ１０上に伝達するリードサイクルでは、φ３がハイレ
ベルになり、ＡＮＤゲー）（１３，）および（１３Ｌ）
のない従来例と同じ動作となるが、リフレッシュサイク
ルではφ３がローレベルになり、次のような動作となる
。
Ｉ１０上に伝達するリードサイクルでは、φ３がハイレ
ベルになり、ＡＮＤゲー）（１３，）および（１３Ｌ）
のない従来例と同じ動作となるが、リフレッシュサイク
ルではφ３がローレベルになり、次のような動作となる
。
ここで、Ｒ側のメモリセルが選ばれたと仮定する。メモ
リセルから情報が読み出される動作は従来例とほぼ同じ
であるので、相違点のみを述べる。
リセルから情報が読み出される動作は従来例とほぼ同じ
であるので、相違点のみを述べる。
時刻Ｔ１においてφがハイレベルになり、選択信号Ａ、
もハイレベルになるため、ＡＮＤゲート（１４，）の出
力もハイレベルになり、ＯＲゲート（１６１）の出力φ
２． がハイレベルになるか、ＡＮＤゲート（１３Ｌ）
ではφ３がローレベルであるため出力＋ｆローレベルと
なり、φ２Ｌ はローレベルの状１店を保つ。従って
、トランスファトランジスタ（７Ｌ ）、 （８Ｌ、
）はオフのままであり、センスアンプは左側のビット線
対（３ｔ、）、（４！、）には接続されず、（３Ｌ）お
よび（４Ｌ）（よハイレベルの状態を保つ。Ｌ側のメモ
リセルが選択された場合も同様の動作を行う。
もハイレベルになるため、ＡＮＤゲート（１４，）の出
力もハイレベルになり、ＯＲゲート（１６１）の出力φ
２． がハイレベルになるか、ＡＮＤゲート（１３Ｌ）
ではφ３がローレベルであるため出力＋ｆローレベルと
なり、φ２Ｌ はローレベルの状１店を保つ。従って
、トランスファトランジスタ（７Ｌ ）、 （８Ｌ、
）はオフのままであり、センスアンプは左側のビット線
対（３ｔ、）、（４！、）には接続されず、（３Ｌ）お
よび（４Ｌ）（よハイレベルの状態を保つ。Ｌ側のメモ
リセルが選択された場合も同様の動作を行う。
なお、ＭＯＳトランジスタの形式として、この発明はＮ
ＭＯ３に限らず、ＰＭＯ３および０ＭＯ８へも適用が可
能である。
ＭＯ３に限らず、ＰＭＯ３および０ＭＯ８へも適用が可
能である。
以上のように、この発明によれば、シェアドセンスアン
プ方式のＤＲＡＭにおいて、メモリセルへのデータの再
書き込みを目゛的としたリフレッシュサイクルに、メモ
リセルが選択されていない側のピット線対とセンスアン
プとを接続しないようにしたので、ビット線の充放電電
流が半分になり消費電力低減の効果がある。
プ方式のＤＲＡＭにおいて、メモリセルへのデータの再
書き込みを目゛的としたリフレッシュサイクルに、メモ
リセルが選択されていない側のピット線対とセンスアン
プとを接続しないようにしたので、ビット線の充放電電
流が半分になり消費電力低減の効果がある。
第１図は本発明の一実施例によるシェアドセンスアンプ
方式の半導体記憶装置を、第２図は従来装置を夫々示し
、第１．第２図においてそれぞれｆｎ）は記憶装置の回
路図、（ｂ）はセンスアンプ制御回路図、（ｅ）はクロ
ックタイミングチャートである。 （１，１、＋２１ フリップフロップを形成するトラ
ンジスタ、Ｈａ ）、（３ｔ、）、（４１）、（４Ｌ１
−ビット線、（５ワＬ （ｓｔ、）、（６＊ ）、（６
Ｌ ｌ ・トランジスタ、（７１）、（７Ｌ ）、（８
＊ ）、（ｓＬ、ｌ−＋−ランスファトランジスタ、＋
９１．ＱＯＩ センスノード、ＭＣ，、、ＭＣ，Ｎ
、ＭＣ，Ｏ，ＭＣ，４Ｌ メモリセル、ＤＣ１＊ 、
ＤＣ２１、ＤＣＩＬ 、ＤＣ２Ｌ ダミーセル、
Ｑｌ）、 （１２） −１−ランレスタ、（１３肯）ｐ
（１”、ｔ、ｌ 、（１４＊ ）、（１４Ｌ） Ａ
Ｎｏゲート、（１５＊ ）、 （１５Ｌｌ 遅延回路
、（１６１１，（１６Ｌ）−、ＯＲゲート なお、図中の同一符号は同一または相当部分を示す。
方式の半導体記憶装置を、第２図は従来装置を夫々示し
、第１．第２図においてそれぞれｆｎ）は記憶装置の回
路図、（ｂ）はセンスアンプ制御回路図、（ｅ）はクロ
ックタイミングチャートである。 （１，１、＋２１ フリップフロップを形成するトラ
ンジスタ、Ｈａ ）、（３ｔ、）、（４１）、（４Ｌ１
−ビット線、（５ワＬ （ｓｔ、）、（６＊ ）、（６
Ｌ ｌ ・トランジスタ、（７１）、（７Ｌ ）、（８
＊ ）、（ｓＬ、ｌ−＋−ランスファトランジスタ、＋
９１．ＱＯＩ センスノード、ＭＣ，、、ＭＣ，Ｎ
、ＭＣ，Ｏ，ＭＣ，４Ｌ メモリセル、ＤＣ１＊ 、
ＤＣ２１、ＤＣＩＬ 、ＤＣ２Ｌ ダミーセル、
Ｑｌ）、 （１２） −１−ランレスタ、（１３肯）ｐ
（１”、ｔ、ｌ 、（１４＊ ）、（１４Ｌ） Ａ
Ｎｏゲート、（１５＊ ）、 （１５Ｌｌ 遅延回路
、（１６１１，（１６Ｌ）−、ＯＲゲート なお、図中の同一符号は同一または相当部分を示す。
Claims (1)
- それぞれ複数のメモリセルが接続された二組のビット線
対が一つのセンスアンプを共有し、一方の側のビット線
対に接続されたメモリセルが選択されるときには、他方
の側のビット線対に接続されたメモリセルは選択されな
いようなシエアドセンスアンプ方式のダイナミックラン
ダムアクセスメモリであって、メモリセルへのデータの
再書き込みを目的としたリフレッシュサイクルにおいて
は、メモリセルが選択されていない側のビット線対とセ
ンスアンプとを接続しないようにしたことを特徴とする
半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60222102A JPS6280897A (ja) | 1985-10-04 | 1985-10-04 | 半導体記憶装置 |
| US07/357,621 US4982370A (en) | 1985-10-04 | 1989-05-23 | Shared sense amplifier semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60222102A JPS6280897A (ja) | 1985-10-04 | 1985-10-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6280897A true JPS6280897A (ja) | 1987-04-14 |
Family
ID=16777167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60222102A Pending JPS6280897A (ja) | 1985-10-04 | 1985-10-04 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4982370A (ja) |
| JP (1) | JPS6280897A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08221979A (ja) * | 1995-02-20 | 1996-08-30 | Lg Semicon Co Ltd | ビットライン選択信号の駆動方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0634248B2 (ja) * | 1989-12-16 | 1994-05-02 | 三菱電機株式会社 | 半導体神経回路網 |
| JPH0430388A (ja) * | 1990-05-25 | 1992-02-03 | Oki Electric Ind Co Ltd | 半導体記憶回路 |
| US5270967A (en) * | 1991-01-16 | 1993-12-14 | National Semiconductor Corporation | Refreshing ferroelectric capacitors |
| US5748554A (en) * | 1996-12-20 | 1998-05-05 | Rambus, Inc. | Memory and method for sensing sub-groups of memory elements |
| US7500075B1 (en) | 2001-04-17 | 2009-03-03 | Rambus Inc. | Mechanism for enabling full data bus utilization without increasing data granularity |
| US6580655B2 (en) | 2001-08-29 | 2003-06-17 | International Business Machines Corporation | Pre-charge circuit and method for memory devices with shared sense amplifiers |
| US6825841B2 (en) * | 2001-09-07 | 2004-11-30 | Rambus Inc. | Granularity memory column access |
| US8190808B2 (en) * | 2004-08-17 | 2012-05-29 | Rambus Inc. | Memory device having staggered memory operations |
| US7280428B2 (en) | 2004-09-30 | 2007-10-09 | Rambus Inc. | Multi-column addressing mode memory system including an integrated circuit memory device |
| US8595459B2 (en) | 2004-11-29 | 2013-11-26 | Rambus Inc. | Micro-threaded memory |
| CN1870873A (zh) * | 2005-05-28 | 2006-11-29 | 深圳富泰宏精密工业有限公司 | 铰链装置及应用该铰链装置的便携式电子装置 |
| US20070260841A1 (en) | 2006-05-02 | 2007-11-08 | Hampel Craig E | Memory module with reduced access granularity |
| US8050127B2 (en) * | 2009-02-06 | 2011-11-01 | Hynix Semiconductor Inc. | Semiconductor memory device |
| US9268719B2 (en) | 2011-08-05 | 2016-02-23 | Rambus Inc. | Memory signal buffers and modules supporting variable access granularity |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4351034A (en) * | 1980-10-10 | 1982-09-21 | Inmos Corporation | Folded bit line-shared sense amplifiers |
| JPS5873095A (ja) * | 1981-10-23 | 1983-05-02 | Toshiba Corp | ダイナミツク型メモリ装置 |
| JPS59119591A (ja) * | 1982-12-27 | 1984-07-10 | Toshiba Corp | 半導体メモリ装置 |
| US4578782A (en) * | 1983-08-26 | 1986-03-25 | Motorola, Inc. | Asynchronous memory refresh arbitration circuit |
| US4598387A (en) * | 1983-09-29 | 1986-07-01 | Advanced Micro Devices, Inc. | Capacitive memory signal doubler cell |
| JPS6150284A (ja) * | 1984-08-17 | 1986-03-12 | Mitsubishi Electric Corp | シエアドセンスアンプ回路の駆動方法 |
-
1985
- 1985-10-04 JP JP60222102A patent/JPS6280897A/ja active Pending
-
1989
- 1989-05-23 US US07/357,621 patent/US4982370A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08221979A (ja) * | 1995-02-20 | 1996-08-30 | Lg Semicon Co Ltd | ビットライン選択信号の駆動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4982370A (en) | 1991-01-01 |
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