JPH056253A

JPH056253A - 表示制御回路

Info

Publication number: JPH056253A
Application number: JP3157319A
Authority: JP
Inventors: Takahiro Yamada; 貴裕山田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1991-06-28
Filing date: 1991-06-28
Publication date: 1993-01-14

Abstract

(57)【要約】【構成】本発明は演算プロセッサの性能の表示を制御す
る表示制御回路において、微小時間間隔の時系列でサン
プリングした演算性能を、２を底とした対数に変換して
処理し、時間的表示に適したデータとして出力すること
により、演算プロセッサの性能を幅広い全帯域で視認し
やすい表示をするものである。【効果】以上説明したように本発明によれば、演算プロ
セッサの演算性能を表示する上において対数表示により
幅広い性能帯域の全帯域で人の目で認識しやすく表示で
きるという効果がある。また、ハード量も従来の技術に
比較して節約できるという効果もある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理システムにおけ
る演算プロセッサの性能表示に利用すると共に、本発明
は演算性能を実時間で連続させることができる表示制御
回路に関する。

【０００２】

【概要】本発明は演算プロセッサの性能の表示を制御す
る表示制御回路において、微小時間間隔の時系列でサン
プリングした演算性能を、２を底とした対数に変換して
処理し、時間的表示に適したデータとして出力すること
により、演算プロセッサの性能を幅広い全帯域で視認し
やすい表示をするものである。

【０００３】

【従来の技術】近年スーパーコンピュータのように高速
演算する演算プロセッサが出現し、演算性能の把握、分
析の重要性はより一層高まってきているために、演算性
能を実時間で表示し、さらに人間の目で観測できるよう
に可視表示の要望が高まり、これを実現する方式も提案
されている。

【０００４】その方式の１つとして第３図に示すよう
に、演算プロセッサ１から信号線Ｌ１を介して送られる
演算実行終了信号から演算性能を生成する演算計数器を
備えた微小時間の演算性能のピークを検出保持し、その
ピークを時間的表示に適したデータとして信号線Ｌを介
して表示器３へ出力するためのピーク値に対する追述回
路を備えることにより、高速演算プロセッサのようにピ
ーク性能出現時間が短い演算プロセッサでも実時間に近
い表示ができる方式が提案されている（特願平２−６０
１７４）。

【０００５】しかし、表示すべき性能の帯域は広く（例
えば数ＭＦＬＯＰＳ〜数ＧＦＬＯＰＳ）、単位時間当り
の演算回数をそのまま表示することは現実的ではない。
そこで、幅広い帯域の演算性能を表示するために、単位
時間当りの演算回数の対数をとって表示することが考え
られるが、上述の従来の方式において出力される演算性
能値の対数をとる場合、高性能帯域で人間の目で自然に
観測できるように追従回路を構成すると、低性能帯域で
は視認できない程高速に変動し、低性能帯域に合わせて
追従回路を構成すると高性能帯域では不自然に緩慢な変
動になることがある。

【０００６】

【発明が解決しようとする課題】上述したように、従来
の方式では幅広い性能帯域を、高性能帯域や低性能帯域
によらず視認しやすく表示することは困難である。本発
明はこのような欠点を除去するもので、演算プロセッサ
の性能を対数表示により幅広い帯域で、高，低性能帯域
によらず変動の様子が同様な視認しやすく表示すること
ができる表示制御回路を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明の表示制御回路
は、演算プロセッサの性能を表示器に表示する制御を行
う表示制御回路において、前記演算プロセッサの演算実
行回数に“１”を加算した計数値がセットされ、サンプ
リングパルスのタイミング（周期ｔ）によりクリアされ
る第一のレジスタと、前記第一のレジスタの計数値の２
を底とする対数を得る対数変換回路と、前記サンプリン
グパルスのタイミングにより前記対数変換回路の出力値
がセットされる第二のレジスタと、表示切替えパルスの
タイミング（周期Ｔ＞ｔ）により“１”を加算または減
算された計数値がセットされ、その計数値を前記表示器
に送出する第三のレジスタとを備え、（Ａ）対数変換回路の出力値＞第二のレジスタの値（Ｂ）第二のレジスタの値＝第三のレジスタの値（Ｃ）第二のレジスタの値＞第三のレジスタの値（Ｄ）第二のレジスタの値＜第三のレジスタの値なる４つの条件を判定する比較手段を設け、前記サンプ
リングパルスのタイミングで前記第二のレジスタに前記
対数変換回路の出力値をセットする手段と、前記表示切
替パルスのタイミング（Ｔ）で、前記条件（Ｃ）のとき
に前記第三のレジスタの内容を“１”加算し、前記条件
（Ｄ）のときに前記第三のレジスタの内容を“１”減算
する手段とを備えて構成される。

【０００８】

【作用】本発明の作用は、演算プロセッサから送出され
る演算実行ごとの演算実行終了信号により単位時間当り
の演算回数を生成し、これを対数変換した値を微小時間
間隔でサンプリングしてそのピーク値を検出して保持
し、性能表示をピーク値に対して追従させる。これによ
り、対数表示で幅広い性能帯域を人の目で認識しやすく
表示できるようになる。

【０００９】

【実施例】次に、本発明を図面に基づいて説明する。図
１は本発明の一実施例の構成を示すブロック図、図２は
本発明実施例の構成の詳細を示すブロック図である。

【００１０】本実施例の表示制御回路２は、演算プロセ
ッサ１および表示器３に接続され、第２図に示すよう
に、周期ｔのサンプリングパルスおよび周期Ｔ（Ｔ＞
ｔ）の表示切替えパルスを生成するパルス発生回路２５
と、演算プロセッサ１の演算実行回数に“１”を加算し
た計数値がセットされ、サンプリングパルスのタイミン
グ（周期ｔ）によりクリアされる第一のレジスタとして
のレジスタ２１と、レジスタ２１の計数値の２を底とす
る対数を得る対数変換回路２４と、サンプリングパルス
のタイミングにより対数変換回路２４の出力値がセット
される第二のレジスタとしてのレジスタ２２と、表示切
替えパルスのタイミング（周期Ｔ＞ｔ）により“１”を
加算または減算された計数値がセットされ、その計数値
を前記表示器３に送出する第三のレジスタとしてのレジ
スタ２３とを備え、（Ａ）対数変換回路２４の出力値＞レジスタ２２の値（Ｂ）レジスタ２２の値＝レジスタ２３の値（Ｃ）レジスタ２２の値＞レジスタ２３の値（Ｄ）レジスタ２２の値＜レジスタ２３の値なる４つの条件を判定する比較手段を設け、前記条件
（Ａ）のときまたは前記条件（Ｂ）のときに、前記サン
プリングパルスのタイミングでレジスタ２２に対数変換
回路２４の出力値をセットするＡＮＤゲート２５１と、
前記表示切替パルスのタイミング（Ｔ）で、前記条件
（Ｃ）のときレジスタ２３の内容を“１”を加算し、前
記条件（Ｄ）のときにレジスタ２３の内容を“１”減算
する加算器２０２、減算器２１１、およびセレクタ２３
１を備え、前記比較手段には、対数変換回路２４の出力
値およびレジスタ２２の内容を二つの入力とし、前記条
件（Ａ）を判定する比較器２２１と、レジスタ２１の内
容およびレジスタ２３の内容を入力とし、前記条件
（Ｂ）、（Ｃ）および（Ｄ）を判定する比較器２２２
と、ＯＲゲート２４１および２４２と、ＡＮＤゲート２
５２とを備える。

【００１１】実行状態の演算プロセッサ１は演算実行ご
とに信号線Ｌ１に演算実行終了信号を出力する。これを
受けた表示制御回路２は演算プロセッサ１の性能値を生
成して信号線Ｌ２に出力する。表示器３は表示制御回路
２から得た演算プロセッサ１の演算性能を表示する。

【００１２】次に、図２を参照して本発明実施例表示制
御回路２の動作の詳細を説明する。

【００１３】レジスタ２１は信号線Ｌ１で入力した演算
プロセッサ１の演算実行終了信号により、加算器２０１
を使用して＋１加算値を信号線Ｌ２００１を介してセッ
トし、演算プロセッサ１の演算数を計数する。またパル
ス発生回路２５から信号線Ｌ２５１を介して供給される
周期ｔのサンプリングパルスにより強制的にクリアされ
る。従って時刻ｔ_xのサンプリングパルスによるクリア
時にレジスタ２１に保持されていた計数値は時刻（ｔ_x
−ｔ）から時刻ｔ_xまでの時間ｔの演算プロセッサ１の
演算数になる。対数変換回路２４はレジスタ２１の計数
値を２を底とする対数に変換する。対数変換回路２４
は、ｎビット入力、ｌｏｇ₂ｎビット出力のプライオリ
ティエンコーダによって実現される。図７に８ビット入
力，３ビット出力のプライオリティエンコーダの入出力
関係を示す。

【００１４】レジスタ２２は対数変換回路２４の出力を
信号線Ｌ２１１を介して入力し、ＡＮＤゲート２５１の
出力が“１”のときセットし保持する。比較器２２１は
およびレジスタ２２の出力をそれぞれ信号線Ｌ２１１、
Ｌ２２１を介して入力し、（対数変換回路２４の値）＞（レジスタ２２の値）…（Ａ）の条件（Ａ）が成立するとき信号線Ｌ２２０１に“１”
を出力する。比較器２２２はレジスタ２２およびレジス
タ２３の出力をそれぞれ信号線Ｌ２２１、Ｌ２３１を介
して入力し、（レジスタ２２の値）＝（レジスタ２３の値）…（Ｂ）の条件（Ｂ）が成立するときは信号線Ｌ２２０２に
“１”を出力し、（レジスタ２２の値）＞（レジスタ２３の値）…（Ｃ）の条件（Ｃ）が成立するときは信号線Ｌ２２０３に
“１”を出力し、（レジスタ２２の値）＜（レジスタ２３の値）…（Ｄ）の条件（Ｄ）が成立するときは信号線Ｌ２２０４に
“１”を出力する。

【００１５】ＯＲゲート２４１は信号線Ｌ２２０１と信
号線Ｌ２２０２のＯＲ論理を信号線Ｌ２４０１に出力す
る。すなわち、前記条件（Ａ）または（Ｂ）が成立して
いるとき信号線Ｌ２４０１は“１”になる。

【００１６】ＯＲゲート２４２は信号線Ｌ２２０３と信
号線Ｌ２２０４のＯＲ論理を信号線Ｌ２４０４に出力す
る。すなわち、前記条件（Ｃ）または（Ｄ）が成立して
いるとき信号線Ｌ２４０２は“１”になる。

【００１７】パルス発生回路２５は周期ｔのサンプリン
グパルスとこのサンプリングパルスに同期した周期Ｔ
（Ｔ＞ｔ）の表示切替パルスを生成し、それぞれ信号線
Ｌ２５１、Ｌ２５２に出力する。

【００１８】ＡＮＤゲート２５１は信号線Ｌ２５１と信
号線Ｌ２４０１のＡＮＤ論理を信号線Ｌ２５０１に出力
する。従って前述したレジスタ２２はサンプリングパル
スのタイミングで前記条件（Ａ）または（Ｂ）が成立し
たとき、対数変換回路２４の出力値を入力セットするこ
とになる。

【００１９】セレクタ２３１は、加算器２０２で生成出
力されたレジスタ２３の＋１加算値および減算器２１１
で生成出力されたレジスタ２３の−１減算値をそれぞれ
信号線Ｌ２００２、Ｌ２１０１で入力し、信号線Ｌ２２
０４が“０”のとき、すなわち前記条件（Ｄ）が不成立
のときはレジスタ２３の＋１加算値、信号線Ｌ２２０４
が“１”のとき、すなわち前記条件（Ｄ）が成立のとき
はレジスタ２３の−１減算値を信号線Ｌ２３０１に出力
する。

【００２０】レジスタ２３はＡＮＤゲート２５２の出力
信号が“１”のときセレクタ２３１の出力をセットす
る。

【００２１】ＡＮＤゲート２５２は信号線Ｌ２５２と信
号線Ｌ２４０２のＡＮＤ論理を信号線Ｌ２５０２に出力
する。従ってセレクタ２３１の機能と合わせて考える
と、レジスタ２３１の機能と合わせて考えると、レジス
タ２３は表示切替パルスのタイミングで前記条件（Ｃ）
が成立しているときは＋１加算し、条件（Ｄ）が成立し
ているときは−１減算し、条件（Ｂ）が成立していると
きはホールドされる。

【００２２】レジスタ２２は基本的には任意のサンプリ
ングタイミング（時刻ｔ_n）において現在保持している
値（演算数）によりレジスタ２１が直前のサンプリング
タイミング（時刻ｔ_n−ｔ）から現サンプリングタイミ
ング（時刻ｔ_n）までの時間ｔで計数した演算プロセッ
サ１の演算数の方が大きいとき、その値すなわちレジス
タ２１の内容をセットする。レジスタ２３はＴ＞ｔなる
周期Ｔの任意の表示切替タイミングで前記条件（Ｃ）が
成立すれば＋１の加算、条件（Ｄ）が成立すれば−１の
減算がなされる。すなわち、レジスタ２３はサンプリン
グ周期ｔに比較してゆっくりとした表示切替周期Ｔでレ
ジスタ２２の値に一致（前記条件（Ｂ）成立）するまで
追従する。この条件（Ｂ）成立時のサンプリングタイミ
ングではレジスタ２２が前記条件（Ａ）を無視して対数
変換回路２４の出力値を取り込み、以後レジスタ２３の
新たな追従動作が実行される。

【００２３】次にサンプリング周期ｔと表示切替周期Ｔ
を説明の都合上Ｔ＝２ｔに設定したときのレジスタ２
１、２２および２３の値の変化について説明する。

【００２４】図４はレジスタ２１で計数された演算プロ
セッサ１の演算数の値を示したもので、例えばサンプリ
ング時刻ｔ₃から時刻ｔ₄の間では演算数が８である。
従って時刻ｔ₄でクリアされるときのレジスタ２１の値
は８になる。図５は図４に示すレジスタ２１の値に対す
るレジスタ２２の値の変化を示したのである。図６は図
５のレジスタ２２の値に対しレジスタ２３が追従してい
く状態を示したものである。

【００２５】図４に示す時刻ｔ₇でレジスタ２１が計数
したピーク（値＝１０２４）を図５に示すレジスタ２２
は時刻ｔ₂₁まで保持し、第６図に示すレジスタ２３が時
刻Ｔ₁（＝ｔ₂）から時刻Ｔ₁₀（＝ｔ₂₀）までの時間を
かけて追従する。従ってレジスタ２３を表示データに使
用すれば、対数表示によりピーク性能をゆるやかに観測
することができ、幅広い性能帯域の全帯域で変動の様子
は同様になる。

【００２６】

【発明の効果】以上説明したように本発明によれば、演
算プロセッサの演算性能を表示する上において対数表示
により幅広い性能帯域の全帯域で人の目で認識しやすく
表示できるという効果がある。

【００２７】また、ハード量も従来の技術に比較して節
約できるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の表示制御回路を使用した演
算プロセッサの性能表示の構成を示すブロック図

【図２】本実施例の表示制御回路の構成を示すブロック
図

【図３】従来の技術による表示制御回路を使用した演算
プロセッサの性能表示の全体構成を示すブロック図

【図４】本実施例における第一のレジスタの値の変化の
一例を時系列で示す説明図

【図５】本実施例における図４に示す第一のレジスタの
値に基づく第二のレジスタの値の変化を時系列で示す説
明図

【図６】本実施例における図５に示す第二のレジスタの
値に基づく第三のレジスタの値の変化を時系列で示す説
明図

【図７】対数変換回路を実現するプライオリティエンコ
ーダの入出力関係を８ビット入力の場合で示した説明図

【符号の説明】

１演算プロセッサ２表示制御回路３表示器２１〜２３レジスタ２４対数変換回路２５パルス発生回路２０１、２０２加算器２１１減算器２２１、２２２比較器２３１セレクタ２４１、２４２ＯＲゲート２５１、２５２ＡＮＤゲートＬ１、Ｌ２、Ｌ２１１、Ｌ２２１、Ｌ２３１、Ｌ２５
１、Ｌ２５２、Ｌ２００１、Ｌ２００２、Ｌ２１０１、
Ｌ２２０１、〜Ｌ２２０４、Ｌ２３０１、Ｌ２４０１、
Ｌ２４０２、Ｌ２５０１、Ｌ２５０２信号線

Claims

【特許請求の範囲】

【請求項１】演算プロセッサの性能を表示器に表示す
る制御を行う表示制御回路において、前記演算プロセッ
サの演算実行回数に“１”を加算した計数値がセットさ
れ、サンプリングパルスのタイミング（周期ｔ）により
クリアされる第一のレジスタと、前記第一のレジスタの
計数値の２を底とする対数を得る対数変換回路と、前記
サンプリングパルスのタイミングにより前記対数変換回
路の出力値がセットされる第二のレジスタと、表示切替
えパルスのタイミング（周期Ｔ＞ｔ）により“１”を加
算または減算された計数値がセットされ、その計数値を
前記表示器に送出する第三のレジスタとを備え、（Ａ）対数変換回路の出力値＞第二のレジスタの値（Ｂ）第二のレジスタの値＝第三のレジスタの値（Ｃ）第二のレジスタの値＞第三のレジスタの値（Ｄ）第二のレジスタの値＜第三のレジスタの値なる４つの条件を判定する比較手段を設け、前記サンプ
リングパルスのタイミングで前記第二のレジスタに前記
対数変換回路の出力値をセットする手段と、前記表示切
替パルスのタイミング（Ｔ）で、前記条件（Ｃ）のとき
に前記第三のレジスタの内容を“１”加算し、前記条件
（Ｄ）のときに前記第三のレジスタの内容を“１”減算
する手段とを備えて成ることを特徴とする表示制御回
路。
【請求項２】前記比較手段は、前記対数変換回路の出
力値および前記第二のレジスタの内容を二つの入力と
し、前記条件（Ａ）を判定する第一の比較器と、前記第
三のレジスタの内容および前記第三のレジスタの内容を
入力とし前記条件（Ｂ）、（Ｃ）および（Ｄ）を判定す
る第二の比較器とを備えて成ることを特徴とする請求項
１記載の表示制御回路。