JPH0562848B2 - - Google Patents
Info
- Publication number
- JPH0562848B2 JPH0562848B2 JP59209811A JP20981184A JPH0562848B2 JP H0562848 B2 JPH0562848 B2 JP H0562848B2 JP 59209811 A JP59209811 A JP 59209811A JP 20981184 A JP20981184 A JP 20981184A JP H0562848 B2 JPH0562848 B2 JP H0562848B2
- Authority
- JP
- Japan
- Prior art keywords
- switch
- fet
- drain bias
- switch module
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Landscapes
- Electronic Switches (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は交差スイツチ部を２重化して高信頼化
を図つたマイクロ波スイツチマトリクスに関する
ものである。
を図つたマイクロ波スイツチマトリクスに関する
ものである。
（従来の技術）
第３図に入力端子数を４、出力端子数を４とし
た場合の４×４マイクロ波スイツチマトリクス
（MSM）の基本構成を示す。１−１〜１−４は
入力端子、２−１〜２−４は出力端子であり、
M11〜M44はFETを用いたスイツチ部である。入
出力端子間の構成はM11〜M44のスイツチ部を制
御することにより行われる。
た場合の４×４マイクロ波スイツチマトリクス
（MSM）の基本構成を示す。１−１〜１−４は
入力端子、２−１〜２−４は出力端子であり、
M11〜M44はFETを用いたスイツチ部である。入
出力端子間の構成はM11〜M44のスイツチ部を制
御することにより行われる。
MSMを高信頼化する冗長構成として、スイツ
チ部を２重化する方式がある。第４図は２重化し
たスイツチ部の構成である。１は信号入力端子、
２は信号出力端子、３は入力側４端子方向性結合
器、４は出力側４端子方向性結合器、５は入力側
電力分割器、６は出力側電力分割器（合成器の機
能を有する）、７は現用スイツチモジユール、８
は予備用スイツチモジユール、９および１０は切
替素子であるFET、１１および１２はそれぞれ
FET９および１０をON／OFF制御するための制
御信号端子、１３および１４はそれぞれFET９
および１０のドレインバイアス端子、１５は、１
３および１４のドレインバイアス端子にドレイン
バイアスを供給する電源である。平常時は、現用
スイツチモジユール７を用いて切替を行う。この
場合１１への制御信号に応じてFET９がON／
OFFされる。このとき、１２の信号端子には
FET１０をOFFにする制御信号が常時入力され
ている。ここで現用スイツチモジユール７に障害
が発生した場合、１１の制御信号端子にFET９
を常にOFFにする制御信号を入力し、予備用ス
イツチモジユール８の制御信号端子１２にFET
１０をON／OFFする制御信号を入力することに
より信号の切替を行う。この場合、１３および１
４には電源１５から常にドレインバイアスはかけ
られている。このようにすることにより、スイツ
チ部の信頼度を高めることができ、結局、MSM
の信頼度を高めることができる。
チ部を２重化する方式がある。第４図は２重化し
たスイツチ部の構成である。１は信号入力端子、
２は信号出力端子、３は入力側４端子方向性結合
器、４は出力側４端子方向性結合器、５は入力側
電力分割器、６は出力側電力分割器（合成器の機
能を有する）、７は現用スイツチモジユール、８
は予備用スイツチモジユール、９および１０は切
替素子であるFET、１１および１２はそれぞれ
FET９および１０をON／OFF制御するための制
御信号端子、１３および１４はそれぞれFET９
および１０のドレインバイアス端子、１５は、１
３および１４のドレインバイアス端子にドレイン
バイアスを供給する電源である。平常時は、現用
スイツチモジユール７を用いて切替を行う。この
場合１１への制御信号に応じてFET９がON／
OFFされる。このとき、１２の信号端子には
FET１０をOFFにする制御信号が常時入力され
ている。ここで現用スイツチモジユール７に障害
が発生した場合、１１の制御信号端子にFET９
を常にOFFにする制御信号を入力し、予備用ス
イツチモジユール８の制御信号端子１２にFET
１０をON／OFFする制御信号を入力することに
より信号の切替を行う。この場合、１３および１
４には電源１５から常にドレインバイアスはかけ
られている。このようにすることにより、スイツ
チ部の信頼度を高めることができ、結局、MSM
の信頼度を高めることができる。
（発明が解決しようとする問題点）
しかし、第４図の従来の構成では、FET９が
制御信号にかかわらずON状態で故障した場合に
は常に信号入出力端子１と２が接続された状態と
なり予備用スイツチモジユール８を用いても前記
障害を救済することができないという欠点があつ
た。本発明はこの欠点を除去することを目的とす
る。
制御信号にかかわらずON状態で故障した場合に
は常に信号入出力端子１と２が接続された状態と
なり予備用スイツチモジユール８を用いても前記
障害を救済することができないという欠点があつ
た。本発明はこの欠点を除去することを目的とす
る。
（問題点を解決するための手段）
本発明の特徴は、現用スイツチモジユールのド
レインバイアス端子と電源の間および予備用スイ
ツチモジユールのドレインバイアス端子と電源の
間にそれぞれ独立にバイアスを切ることができる
スイツチを挿入したことにある。
レインバイアス端子と電源の間および予備用スイ
ツチモジユールのドレインバイアス端子と電源の
間にそれぞれ独立にバイアスを切ることができる
スイツチを挿入したことにある。
（作用）
ドレインバイアスを個別に切断することが出来
るので、ON状態で故障となつたFETは、ドレイ
ンバイアスを切断してOFF状態とし、従来の技
術の欠点を改善し本発明の目的を達成することが
できる。
るので、ON状態で故障となつたFETは、ドレイ
ンバイアスを切断してOFF状態とし、従来の技
術の欠点を改善し本発明の目的を達成することが
できる。
（実施例）
第１図は本発明の実施例である。１６は現用ス
イツチモジユール７のドレインバイアスを切るた
めのスイツチ、１７は予備用スイツチモジユール
８のドレインバイアスを切るためのスイツチであ
り、その他の記号については第４図と同じであ
る。第２図は、FETスイツチモジユール７単体
のON／OFF特性であり、実線は制御信号端子１
１にONの信号を加えた場合、波線は同様にOFF
の信号を加えた場合、一点鎖線は１１にONの信
号を加えた状態で１６のスイツチを切り、FET
９のドレインバイアスを切つた場合である。この
特性から分るように、FETがON状態で故障して
もドレインバイアスを切ることによつて、FET
にOFFの制御信号を加えた場合とほぼ同じ特性
を得ることができる。
イツチモジユール７のドレインバイアスを切るた
めのスイツチ、１７は予備用スイツチモジユール
８のドレインバイアスを切るためのスイツチであ
り、その他の記号については第４図と同じであ
る。第２図は、FETスイツチモジユール７単体
のON／OFF特性であり、実線は制御信号端子１
１にONの信号を加えた場合、波線は同様にOFF
の信号を加えた場合、一点鎖線は１１にONの信
号を加えた状態で１６のスイツチを切り、FET
９のドレインバイアスを切つた場合である。この
特性から分るように、FETがON状態で故障して
もドレインバイアスを切ることによつて、FET
にOFFの制御信号を加えた場合とほぼ同じ特性
を得ることができる。
したがつて、第１図の構成において、FET９
がON状態で故障した場合、スイツチ１６を切
り、予備用スイツチモジユール８を使うことによ
り正常切替動作が可能となる。第１図において
は、交差点毎の２重化スイツチ部の現用／予備用
スイツチモジユール毎にドレインバイアスを切る
ためのスイツチを挿入する例を示したが、スイツ
チモジユールのON状態で故障する確率および
MSM全体の残存確率から判断して、ドレインバ
イアスを切る単位を変えることも可能である。す
なわち、第３図の４×4MSMにおいて、各列の
４つの交差点の現用スイツチモジユールに供給し
ているバイアス電源を１つのスイツチで切り、同
様に４つの交差点の予備用スイツチモジユールに
供給しているバイアス電源を１つのスイツチで切
るような構成である。
がON状態で故障した場合、スイツチ１６を切
り、予備用スイツチモジユール８を使うことによ
り正常切替動作が可能となる。第１図において
は、交差点毎の２重化スイツチ部の現用／予備用
スイツチモジユール毎にドレインバイアスを切る
ためのスイツチを挿入する例を示したが、スイツ
チモジユールのON状態で故障する確率および
MSM全体の残存確率から判断して、ドレインバ
イアスを切る単位を変えることも可能である。す
なわち、第３図の４×4MSMにおいて、各列の
４つの交差点の現用スイツチモジユールに供給し
ているバイアス電源を１つのスイツチで切り、同
様に４つの交差点の予備用スイツチモジユールに
供給しているバイアス電源を１つのスイツチで切
るような構成である。
（発明の効果）
以上説明したように、FETスイツチのドレイ
ンバイアスを切ることにより、ON状態で現用ス
イツチモジユールが故障した場合でも、予備用ス
イツチモジユールを用いて正常な切替動作が可能
となり、MSM全体の信頼度を高めることができ
る利点がある。
ンバイアスを切ることにより、ON状態で現用ス
イツチモジユールが故障した場合でも、予備用ス
イツチモジユールを用いて正常な切替動作が可能
となり、MSM全体の信頼度を高めることができ
る利点がある。
第１図は本発明の実施例によるスイツチ部の構
成図、第２図はスイツチモジユールの特性例を示
す図、第３図は４×４マイクロ波スイツチマトリ
クスの基本構成図、第４図は２重化したスイツチ
部の構成図である。 １，１−１〜１−４…信号入力端子、２，２−
１〜２−４…信号出力端子、３…入力側４端子方
向性結合器、４…出力側４端子方向性結合器、５
…入力側電力分割器、６…出力側電力分割器、７
…現用スイツチモジユール、８…予備用スイツチ
モジユール、９，１０…FET、１１，１２…制
御信号端子、１３，１４…ドレインバイアス端
子、１５…電源、１６，１７…スイツチ。
成図、第２図はスイツチモジユールの特性例を示
す図、第３図は４×４マイクロ波スイツチマトリ
クスの基本構成図、第４図は２重化したスイツチ
部の構成図である。 １，１−１〜１−４…信号入力端子、２，２−
１〜２−４…信号出力端子、３…入力側４端子方
向性結合器、４…出力側４端子方向性結合器、５
…入力側電力分割器、６…出力側電力分割器、７
…現用スイツチモジユール、８…予備用スイツチ
モジユール、９，１０…FET、１１，１２…制
御信号端子、１３，１４…ドレインバイアス端
子、１５…電源、１６，１７…スイツチ。
Claims (1)
- １ 複数の入力信号線と、これらに交差する複数
の出力信号線と、各交差点毎にもうけられ入力信
号線と出力信号線の間のスイツチングのための方
向性結合器と多重化されたFETスイツチとによ
るスイツチ部とを有し、入力信号線と出力信号線
を任意の組合せで接続するマイクロ波スイツチマ
トリクスにおいて、各スイツチ部における各
FETスイツチのゲート電圧を制御してFETスイ
ツチのオン、オフを行うとともにドレインバイア
スを各々独立に切断する手段がもうけられること
を特徴とするマイクロ波スイツチマトリクス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20981184A JPS6188614A (ja) | 1984-10-08 | 1984-10-08 | マイクロ波スイツチマトリクス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20981184A JPS6188614A (ja) | 1984-10-08 | 1984-10-08 | マイクロ波スイツチマトリクス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6188614A JPS6188614A (ja) | 1986-05-06 |
| JPH0562848B2 true JPH0562848B2 (ja) | 1993-09-09 |
Family
ID=16578992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20981184A Granted JPS6188614A (ja) | 1984-10-08 | 1984-10-08 | マイクロ波スイツチマトリクス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6188614A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2606847Y2 (ja) * | 1992-01-21 | 2001-01-29 | 矢崎総業株式会社 | 車室内情報表示装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5310247U (ja) * | 1977-06-16 | 1978-01-27 |
-
1984
- 1984-10-08 JP JP20981184A patent/JPS6188614A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6188614A (ja) | 1986-05-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |