JPH0563010U

JPH0563010U - 負荷駆動回路の保護回路

Info

Publication number: JPH0563010U
Application number: JP347892U
Authority: JP
Inventors: 正徳桜井
Original assignee: 日本電子機器株式会社
Priority date: 1992-02-03
Filing date: 1992-02-03
Publication date: 1993-08-20
Anticipated expiration: 2007-02-03
Also published as: JP2564637Y2

Abstract

(57)【要約】【目的】保護回路の部品点数を低減する。【構成】トランジスタTr₃、Tr₄のどちらか一方をオン
させる時にはＣＰＵ１のポートＰ₁、Ｐ₂から同一信号
レベルの２つの駆動信号を同時に出力するようにし、ポ
ートＰ₁、Ｐ₂間を抵抗Ｒ₁を介してダイオードＤ₁で
接続する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は負荷駆動回路、特にステッピングモータ負荷の通電方向が切り換えられる駆動回路の保護回路に関する。

【０００２】

【従来の技術】

従来、トランジスタ等で構成される増幅回路を介して例えばステッピング・モータ等の負荷に電流を供給してステッピング・モータを回転駆動する負荷駆動回路において、例えばＣＰＵ異常処理により、プッシュプル構成用の上流・下流各トランジスタが同時オンし、トランジスタ間ショートに至る可能性がある。この対策として負荷駆動回路には、ＣＰＵから同時オンになるモードの信号が出力されたとしても、この信号のロジック状態を検知して前記プッシュプルトランジスタが同時オンモードになることを回避する為の保護回路が設けられている。

【０００３】かかる従来の負荷駆動回路１を示す図４において、ＰＮＰトランジスタＴ₁、ＮＰＮトランジスタＴ₂は供給電圧Ｖ_Bの負荷駆動電源とアースとの間に直列に接続してプッシュ・プル回路を構成し、例えばステッピング・モータ等の負荷２はこのトランジスタＴ₁、Ｔ₂の接続点に接続している。保護回路３は、ＣＰＵ１のロジック状態を検知し、トランジスタＴ₁、Ｔ₂の同時オンを回避する為のロジック回路であり、インバータ４、６、ＮＡＮＤ回路５、ＯＲ回路７、ＡＮＤ回路８と、で構成されている。そして２つの駆動信号がＣＰＵ１のポートから保護回路３を介してトランジスタＴ₁、Ｔ₂のベースに夫々出力される。

【０００４】次に動作を説明する。ＣＰＵ１の夫々のポートからの信号の信号レベルＶ₁、Ｖ₂の出力ロジックは図５のモードＡ〜Ｄの４通りであり、このうち使用されるモードはＡ〜Ｃである。もしＣＰＵ１からの２つの駆動信号を夫々のトランジスタＴ₁、Ｔ₂に直接出力した場合、図５のモードＢの駆動信号をＣＰＵ１から出力すると、トランジスタＴ₁、Ｔ₂は同時オンとなってしまう。したがってどのようなモードの信号がＣＰＵ１から出力されてもトランジスタＴ₁、Ｔ₂が同時オンとはならないように、この保護回路３を介してＣＰＵ１からトランジスタＴ₁、Ｔ₂を駆動している。

【０００５】次に各モードについて説明する。図４において、電源からトランジスタＴ₁を介して負荷２にプッシュ電流を通電する時にはモードＡに設定する。ＣＰＵ１の駆動信号がモードＡに設定されると、トランジスタＴ₁はベースにローレベル信号「Ｌ」を入力してオン、トランジスタＴ₂はベースにローレベル信号「Ｌ」が出力されてオフする。この時、点ｚの電圧Ｖ_zを「Ｌ」レベルにすれば、電源→トランジスタＴ₁→負荷２→点ｚの通電回路が形成され、この通電回路にプッシュ電流が流れ、負荷２が駆動される。

【０００６】プッシュ電流とは逆方向のプル電流を負荷２に通電する時にはモードＢに設定する。モードＢに設定されると、電圧Ｖ_zを「Ｈ」レベルにすれば点ｚ→負荷２ →トランジスタＴ₂の通電回路が形成され、この通電回路にプル電流が流れ、負荷２が駆動される。負荷２に通電しない時には、モードＣに設定する。モードＣの信号が出力されるとトランジスタＴ₁、Ｔ₂は共にオフする。

【０００７】通常使用されないモードＤの信号が出力された時、モードＣと同様にトランジスタＴ₁のベースには信号「Ｈ」が出力され、トランジスタＴ₂のベースには信号「Ｌ」が出力され、トランジスタＴ₁、Ｔ₂は共にオフする。したがってこの保護回路３によりＣＰＵ１からどのようなモードに信号が出力されてもトランジスタＴ₁、Ｔ₂が同時にオンすることはない。

【０００８】

【考案が解決しようとする課題】ところで、従来の負荷駆動回路の保護回路では、ロジック状態で同時オンモードを検知し、同時オンモードを回避しているのでロジック回路を構成しなければならず、この方法では高価な部品を多く使用する必要がある。本考案ではこのような従来の課題に鑑みてなされたもので、部品点数を低減することが可能な負荷駆動回路の保護回路を提供することを目的とする。

【０００９】

【課題を解決するための手段】

このため本考案は、同一信号レベルの２つの駆動信号に対し、２つの駆動回路の一方のみが導通して負荷を駆動し、かつ、夫々の駆動回路の導通時における負荷の通電方向が逆向きとなるように設定する一方、２つの駆動回路を同時に駆動させる異なる信号レベルの駆動信号の異常出力時、ハイレベル側の駆動信号出力側からローレベル側の駆動信号出力側方向にのみ導通する整流手段を設けるようにした。

【００１０】

【作用】

上記の構成によれば、駆動信号が正常に出力されている時は、同一信号レベルの２つの駆動信号を出力すると、２つの駆動回路の一方のみが導通して負荷が駆動される。そして導通させる駆動回路を換えることで負荷の通電方向が切り換えられる。

【００１１】２つの駆動回路を同時に駆動させる異常出力時には、２つの駆動信号の信号レベルが異なるので整流手段が導通し、ハイレベルの駆動信号はローレベルとなり、ハイレベルの駆動信号で導通していた駆動回路は非導通となる。したがって整流手段を設けるだけで２つのトランジスタが同時に導通するのを回避することが可能となる。

【００１２】

【実施例】

以下、本考案の一実施例を図１〜３に基づいて説明する。尚、図４と同一要素のものについては同一符号を付して説明は省略する。本実施例を示す図１において、ステッピングモータ11の３つの負荷12、13、14 は点Ｏで星形結線されている。各負荷12〜14の他端は増幅回路である夫々の負荷駆動回路15、16、17に接続され、負荷駆動回路15はＣＰＵ１のポートＰ₁、Ｐ₂ に接続され、他の負荷駆動回路16、17も同様にして夫々ポートＰ₃〜Ｐ₆に接続されている。

【００１３】負荷駆動回路15において、ＰＮＰトランジスタTr₃、ＮＰＮトランジスタTr₄ は供給電圧Ｖ_Bの負荷駆動電源とアースとの間に直列に接続してプッシュ・プル回路を構成している。ダイオードＤ₅、Ｄ₆は夫々トランジスタTr₃、Tr₄の保護用ダイオードである。トランジスタTr₁、Tr₂は夫々ＣＰＵ１のポートＰ₁、Ｐ₂から出力された駆動信号を増幅し、増幅した駆動信号を夫々トランジスタTr ₃ 、Tr₄のベースに出力する増幅回路である。ステッピング・モータ11の負荷12 はトランジスタTr₃、Tr₄の接続点に接続している。トランジスタTr₃、Tr₄の同時オン防止用のダイオードＤ₁はカソードをポートＰ₂側にしてポートＰ₁、Ｐ₂間に電流制限抵抗Ｒ₁を介して接続されているものであり整流手段に相当する。抵抗Ｒ₁とトランジスタTr₁のベースとの間には、カソードをトランジスタ Tr₁のベース側にしてバイアス用のダイオードＤ₂、Ｄ₃が接続されている。ダイオードＤ₄は、カソードをトランジスタTr₃と負荷12との接続点ａ側にして接続点ａと、ダイオードＤ₂と抵抗Ｒ₁との接続点ｂと、の間に接続されている。トランジスタTr₁のベース−アース間には、トランジスタTr₁がオンするタイミングを遅らせる為にコンデンサＣが接続されている。尚、Ｒ₁〜Ｒ₈は抵抗であり、Ｖ_CCはＣＰＵ１のマイコン用電源の電圧である。また負荷駆動回路16、17も負荷駆動回路15と同一の構成となっている。

【００１４】次に動作を説明する。図１において、ポートＰ₁からハイレベル信号「Ｈ」が出力されるとトランジスタTr₃はオンし、ポートＰ₁からローレベル信号「Ｌ」が出力されるとオフする。またポートＰ₁から信号「Ｌ」が出力されるとトランジスタTr₄はオンし、ポートＰ₁から信号「Ｈ」が出力されるとオフする。したがってＣＰＵ１の正常なポートロジックとステッピングモータ11の負荷駆動回路15の出力端子ロジックは図２に示すようにモード１〜３の３通りとなる。

【００１５】負荷駆動回路15をプッシュ側にするには負荷駆動回路15をモード１、負荷駆動回路16（又は17）をモード２に設定し、負荷駆動回路15をプル側にするには負荷駆動回路15をモード２、負荷駆動回路16（又は17）をモード１に設定する。また負荷駆動回路16、17間に通電させる時は負荷駆動回路15をモード３に設定してトランジスタTr₃、Tr₄を共にオフにする。

【００１６】次に負荷駆動回路15の各モードにおけるタイミングチャートを図３に示す。図３において、期間Ｔ₁〜Ｔ₃はＣＰＵ１が正常に動作している場合である。期間Ｔ₁ では、負荷駆動回路15がモード３に設定されて負荷駆動回路15のＣＰＵ１のポートＰ₁、Ｐ₂から夫々信号「Ｌ」、「Ｈ」が出力され、点ｂ、ｃの信号レベルは夫々「Ｌ」、「Ｈ」となる。この時に負荷駆動回路16、17を夫々モード１、２にすれば負荷駆動電源→負荷13→負荷14→駆動回路17の通電回路が形成され、この通電回路に通電電流が流れ、負荷電圧である接続点ａの電圧Ｖ_aは１／２Ｖ _B となる。同様にして期間Ｔ₂では負荷駆動回路15、16（又は17）が夫々モード２、１に設定され、トランジスタTr₃、Tr₄が夫々オフ、オンして電圧Ｖ_aはＧＮＤレベルとなり、期間Ｔ₃では負荷駆動回路15、16（又は17）が夫々モード１、２に設定され、トランジスタTr₃、Tr₄が夫々オン、オフして電圧Ｖ_aは略負荷駆動電圧の電圧Ｖ_Bとなる。尚、期間Ｔ₂→Ｔ₃において、点ｂの信号レベルのローレベルからハイレベルへの立ち上がり時、コンデンサＣの作用により点ｂの信号レベルの立ち上がりに遅れが生じ、その間の瞬時的なトランジスタTr₃、 Tr₄の同時オンも防止される。このように各負荷駆動回路15〜17を順次プッシュ側、プル側に切り換えれば負荷12〜14への通電電流の通電方向が切り換わり、前記モードを所定数繰り返せばステッピング・モータ11は所定ステップ数回転駆動する。

【００１７】次に、時間t₀においてＣＰＵ１に異常が発生し、トランジスタTr₃、Tr₄が同時オンとなるモード、即ちＣＰＵ１のポートＰ₁、Ｐ₂から夫々信号「Ｈ」、「Ｌ」が出力された時、ポートＰ₁からの信号電流は、抵抗Ｒ₁、ダイオードＤ₁ を介してポートＰ₂に流れ、点ｂの信号レベルはダイオードＤ₁の順方向電圧となる。そしてダイオードＤ₂、Ｄ₃でバイアスされているので、ベース電圧Ｖ_BE はトランジスタTr₁のオン電圧よりも低下し、トランジスタTr₁はオフして電圧Ｖ_aはすみやかにＧＮＤレベルに移行し、時間t₀以降、ダイオードＤ₁によりフェールセーフ動作に持ち込まれ、トランジスタTr₃、Tr₄の同時オンは回避される。

【００１８】かかる構成によれば、トランジスタTr₃、Tr₄のどちらか一方をオンさせる時にはＣＰＵ１のポートＰ₁、Ｐ₂から「Ｈ」または「Ｌ」の同一信号レベルの２つの駆動信号を同時に出力するようにし、ポートＰ₁、Ｐ₂間を抵抗Ｒ₁を介してダイオードＤ₁で接続することにより、ＣＰＵ１の異常処理でポートＰ₁、Ｐ ₂ からトランジスタTr₃、Tr₄が同時オンするモードの信号が出力されてもダイオードＤ₁によりポートＰ₁の信号レベルはすぐにローレベルとなってフェールセーフ動作に持ち込まれるので、トランジスタTr₁、Tr₃がオフしてトランジスタTr₃、Tr₄の同時オンが回避される。したがってＣＰＵ１のポートＰ₁、Ｐ₂ 間にダイオードＤ₁を１つ接続するだけで従来の保護回路であり高価な使用部品の多いロジック回路は不用となり部品数の低減が図れて大幅なコストダウンとなり、しかも簡易な構成で確実にトランジスタTr₃、Tr₄の同時オンを防止することが出来る。

【００１９】尚、実施例ではトランジスタTr₁〜Tr₄にバイポーラトランジスタを用いたが、これに限らず電界効果トランジスタを用いても勿論同様の構成となる。

【００２０】

【考案の効果】

以上説明したように本考案によれば、２つの駆動回路の一方のみを導通させる時には同一信号レベルの２つの駆動信号を同時に出力するようにし、前記２つの駆動回路が同時に駆動させる異なる信号レベルの駆動信号の異常出力時には整流手段でハイレベルの駆動信号をローレベルにする構成とすることにより、フェールセーフ動作に持ち込まれてハイレベルの駆動信号で導通していた駆動回路は非導通となるので２つの駆動回路が同時に導通するのが確実に回避される。そしてかかるフェールセーフ動作をする負荷駆動回路の保護回路を整流手段だけで構成することが出来るので部品数が低減され、保護回路も簡易構成となる。

【図面の簡単な説明】

【図１】本考案の一実施例を示す回路図

【図２】図１のＣＰＵの出力ロジックの図

【図３】図１のタイミングチャート

【図４】従来の回路図

【図５】図５のＣＰＵの出力ロジックの図

【符号の説明】

１ＣＰＵ 11 ステッピングモータ 12〜14 負荷 15〜17 負荷駆動回路 Tr₁〜Tr₄ トランジスタＤ₁〜Ｄ₄ ダイオード

Claims

【実用新案登録請求の範囲】

【請求項１】同一信号レベルの２つの駆動信号に対し、
２つの駆動回路の一方のみが導通して負荷を駆動し、か
つ、夫々の駆動回路の導通時における負荷の通電方向が
逆向きとなるように設定する一方、２つの駆動回路を同時に駆動させる異なる信号レベルの
駆動信号の異常出力時、ハイレベル側の駆動信号出力側
からローレベル側の駆動信号出力側方向にのみ導通する
整流手段を設けたことを特徴とする負荷駆動回路の保護
回路。