JPH0563135A - 保護素子付リードフレーム - Google Patents

Abstract

(57)【要約】 【目的】 耐圧の低下を避けながら抵抗値を比較的大き
くすることが可能で、又、保護するために構成する抵抗
素子の抵抗値をリードフレーム毎に異ならせることが可
能な保護素子を作り込む。 【構成】 リードフレーム１は、第１導電層１１と、抵
抗層１４とを少なくとも有している。又、必要に応じて
絶縁層１６及び第２導電層１２をも有している。このよ
うな多層構造によれば、レーザやダイヤモンド針による
加工等により、抵抗素子や容量素子等の保護素子を作り
込むことが可能である。又、この保護素子は、耐圧の低
下を避けながら抵抗値を比較的大きくすることが可能で
ある。又、加工位置を異ならせる等により、抵抗素子の
抵抗値をリードフレーム毎に異ならせることが可能であ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パッケージに封止され
た電子部品を、該パッケージ外部と電気的に接続するた
めに設けられるリードフレームに係り、特に、該パッケ
ージの外部から印加されるサージ電圧から、該パッケー
ジ内の電子部品を保護することができる、耐圧の低下を
避けながら、抵抗値や容量値等を比較的大きくすること
が可能で、又、保護するために構成する抵抗素子の抵抗
値をリードフレーム毎に異ならせることが可能な保護素
子付リードフレームに関する。

【０００２】

【従来の技術】従来から、半導体集積回路の入出力回路
は、該半導体集積回路のパッケージに設けられるリード
フレームから印加されるサージ電圧（静電放電）によ
り、内部回路が静電破壊されてしまうことを防止するた
めの様々な技術が開示されている。以降、このような技
術を、静電保護とも呼ぶ。

【０００３】例えば、ＣＭＯＳ（complementary metal
oxide semiconductor ）半導体集積回路等のＭＯＳ（me
tal oxide semiconductor ）半導体集積回路の出力回路
においては、該出力回路に用いられているＰチャネルＭ
ＯＳトランジスタやＮチャネルＭＯＳトランジスタにお
いて形成される寄生ダイオードにより、該出力回路の静
電保護を行っている。

【０００４】しかしながら、集積度の増加によるウェハ
プロセスの微細化に伴って、このような寄生ダイオード
の保護容量が低下して、静電保護が不十分になってきて
いるという問題がある。

【０００５】このため、特開昭６３−１７５４６０で
は、半導体集積回路のパッケージの部分に、サージ保護
素子を備えるという技術が開示されている。例えば、こ
の特開昭６３−１７５４６０では、半導体集積回路のリ
ードフレームとアースのリードフレームとの間のパッケ
ージに、ツェナ効果を持ったサージ保護素子を備えると
いう技術が開示されている。

【０００６】又、特開昭６３−１７５４６１では、半導
体集積回路のパッケージであるプラスチックモールド樹
脂自体をツェナ効果性樹脂として、これによりサージ保
護装置を構成するという技術が開示されている。

【０００７】又、特開昭６４−３４１３３では、半導体
集積回路において、リードフレームとチップとを抵抗体
を介して接続することにより、静電保護を行うという技
術が開示されている。例えば、この特開昭６４−３４１
３３では、リードフレームとチップとを接続するボンデ
ィングワイヤを抵抗線として、半導体集積回路の入力回
路に直列に抵抗素子を形成することにより、静電保護を
行うという技術が開示されている。

【０００８】又、特開昭６２−２６５７３１では、半導
体集積回路において、アセンブリ工程終了後の初期動作
不良を除去するためのエージング試験を容易に行うため
に、電極用リードがテープ状の絶縁性フィルム上に設け
られた、テープキャリア方式に用いるリードフレーム
を、一端がリードに接続されている金属薄膜抵抗が設け
られ、少なくとも２つのリードが、そのうちの少なくと
も１つのリードが金属薄膜抵抗を介して接続されている
共通の電極部を有するリードフレームとするという技術
が開示されている。又、この特開昭６２−２６５７３１
では、エージング試験後には、前記金属薄膜抵抗等が取
り除かれる。

【０００９】

【発明が達成しようとする課題】しかしながら、前述の
特開昭６３−１７５４６０、特開昭６３−１７５４６
１、特開昭６４−３４１３３では、静電保護のために設
けられる抵抗素子が半導体集積回路のパッケージ内に設
けられている等のため、該抵抗素子を、耐圧の低下を避
けながら十分に大きい抵抗値の抵抗素子とすることが困
難であるという問題がある。この問題は、静電保護対象
がＭＯＳ半導体集積回路の場合には注意しなければなら
ない。何故なら、ＭＯＳ半導体集積回路の場合には、入
力インピーダンスが比較的高く、入力の静電保護のため
の抵抗素子の抵抗値も比較的高くする必要があるからで
ある。

【００１０】又、静電保護のために半導体集積回路の入
出力回路に設けられる抵抗素子の抵抗値が大きくなる
程、該入出力回路部分における信号伝達速度が低下して
しまうという問題がある。従って、静電保護のための抵
抗素子の抵抗値は、静電保護の度合いと、信号伝達速度
との兼合いで、信号の電流の大きさ等を考慮しながら、
半導体集積回路の入力毎あるいは出力毎に決定されるべ
きである。

【００１１】しかしながら、これらの従来の技術で形成
された抵抗素子の抵抗値は、このように入力毎や出力毎
に抵抗値を調整することはできないという問題があっ
た。

【００１２】なお、前述の特開昭６２−２６５７３１
は、静電保護に関する技術ではない。

【００１３】本発明は、前記従来の問題点を解決するべ
くなされたもので、パッケージに封止された電子部品
を、該パッケージ外部と電気的に接続するために設けら
れるリードフレームにおいて、該パッケージの外側から
印加されるサージ電圧から、該パッケージ内の電子部品
を保護することができる、耐圧の低下を避けながら抵抗
値を比較的大きくすることが可能で、又、保護するため
に構成する抵抗素子の抵抗値をリードフレーム毎に異な
らせることが可能な、保護素子付リードフレームを提供
することを目的とする。

【００１４】

【課題を達成するための手段】本発明は、パッケージに
封止された電子部品を、該パッケージ外部と電気的に接
続するために設けられるリードフレームにおいて、比較
的電気抵抗が低い材質による導電層と、所定の電気抵抗
を有する材質による抵抗層と、の多層構造で、保護素子
を作り込んだことにより、前記課題を達成したものであ
る。

【００１５】又、保護素子付リードフレームにおいて、
前記作り込まれた保護素子を、当該リードフレームによ
る前記電気的接続中に、直列に挿入される抵抗素子とし
てもよい。

【００１６】又、保護素子付リードフレームにおいて、
比較的電気抵抗が低い材質による第１導電層と、前記抵
抗層と、電気抵抗が十分大きい絶縁層と、比較的電気抵
抗が低い材質による第２導電層とが、この順に積層され
た多層構造を有していて、前記第１導電層あるいは前記
抵抗層と、前記第２導電層とを対向電極とする容量素子
が作り込まれていることにより、同じく前記課題を達成
したものである。

【００１７】更に、保護素子付リードフレームにおい
て、前記抵抗層の材質を、印加される電圧に従って電気
抵抗が変化する材質としてもよい。

【００１８】

【作用】本発明は、パッケージに封止された電子部品
を、該パッケージ外部と電気的に接続するために設けら
れるリードフレームにおいて、該パッケージの外部から
印加されるサージ電圧から、該パッケージ内の電子部品
を保護するための保護素子を構成するようにしている。

【００１９】図１は、本発明の要旨を示す斜視図であ
る。

【００２０】この図１において、矢印Ａ１の如くパッケ
ージ内の電子部品に接続するためのワイヤ２がボンディ
ングされたリードフレーム１は、矢印Ａ２の方向でパッ
ケージ外部に接続される。

【００２１】又、このリードフレーム１は、少なくと
も、第１導電層１１と、抵抗層１４とによる多層構造と
なっている。又、必要に応じて、これら第１導電層１１
と抵抗層１４とに加えて、絶縁層１６と第２導電層１２
とを有する多層構造であってもよい。

【００２２】又、本発明は、このような多層構造のリー
ドフレームによれば、レーザやダイヤモンド針により切
削溝の加工等を行って、抵抗素子や容量素子を作り込ん
で、保護素子を構成することが可能であることを見出し
たものである。

【００２３】なお、本発明は、このように応用範囲の広
い多層構造のリードフレームを見出したものであって、
これに対する加工形状や加工方法を限定するものではな
い。

【００２４】又、このようにして保護素子として作り込
まれた抵抗素子は、耐圧の低下を避けながら、比較的大
きな抵抗値にすることも可能である。

【００２５】これは、保護素子を構成する点で、リード
フレームの範囲で、比較的自由なスペースを用いること
ができるためである。又、リードフレームは、パッケー
ジ外部への露出部分を有しているので、該リードフレー
ムに構成される保護素子からの放熱を効果的に行うこと
ができるためである。

【００２６】又、本発明のリードフレームにおいては、
レーザやダイヤモンド針等により切削溝を加工する位置
を変えることにより、該加工により作り込まれる保護素
子の抵抗素子や容量素子の抵抗値や容量値を調節できる
という効果をも備えている。

【００２７】又、保護素子として容量素子を作り込んだ
場合には、保護パッケージ内部で該容量素子による保護
素子が接続されることになり、従来容量素子はパッケー
ジ外部に取付けざるを得なかったことに比べ、静電保護
効果等をより向上させることもできる。

【００２８】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００２９】図２は、本発明の第１実施例の側面図であ
る。

【００３０】この図２において、符号Ａ１、Ａ２は、前
述の図１の同符号のものと同一のものである。

【００３１】この図２において、リードフレーム１は、
第１導電層１１と、抵抗層１４とで構成されている。
又、このリードフレーム１は、矢印Ａ１の如く、ワイヤ
２により、パッケージ内の電子部品へ接続されている。

【００３２】前記第１導電層１１は、この図２に示され
る第１実施例では、導電層部分１１a と、導電層部分１
１c とに分割されている。あるいは、本実施例におい
て、第１導電層１１は、導電層部分１１a と、導電層部
分１１b と、導電層部分１１cとに分割されている。こ
の分割は、レーザ光によって、切削溝を設けることによ
り行われている。

【００３３】なお、図４を用いて後述する抵抗素子Ｒ１
の所望の抵抗値が得られるのであれば、導電層部分１１
b を敢えて除去する必要がなく、この場合には、レーザ
光による切削幅は狭くすることができ、加工能率を向上
させることができる。

【００３４】図３は、前述の本発明の第１実施例の上面
図である。

【００３５】この図３の上面図においては、特に、第１
導電層１１の、導電層部分１１a と導電層部分１１c と
への分割、あるいは導電層部分１１a と導電層部分１１
b と導電層部分１１c とへの分割の様子が示されてい
る。又、レーザ光による切削溝の形状も示されており、
ワイヤ２によりパッケージ内部の電子部品に接続されて
いる導電層部分１１a と、パッケージ外部に接続されて
いる導電層部分１１c とが分離されている。

【００３６】図４は、前述の本発明の第１実施例の等価
回路である。

【００３７】この図４において、符号Ａ１、Ａ２は、前
述の図１の同符号のものと同一である。

【００３８】この図４に示されるように、この本発明の
第１実施例は、保護素子として機能する抵抗素子Ｒ１
が、パッケージに封止された電子部品と該パッケージ外
部との電気的な接続に直列に挿入されている。なお、こ
の図４に示される抵抗素子Ｒ１の抵抗値は、前述の図２
の長さＬ１を変えることにより調整することが可能であ
る。

【００３９】このように、本発明の第１実施例によれ
ば、抵抗素子Ｒ１により、静電保護を向上させることが
できる。

【００４０】図５は、本発明の第２実施例の側面図であ
る。

【００４１】この図５において、符号Ａ１、Ａ２は、前
述の図１の同符号のものと同一のものである。

【００４２】この図５の本発明の第２実施例のリードフ
レームは、第１導電層１１と、抵抗層１４と、絶縁層１
６と、第２導電層１２とが、この順に積層された多層構
造となっている。

【００４３】前記第２導電層１２は、導電層部分１２a
と、導電層部分１２b とに分割されている。この分割
は、レーザによる切削加工で行われる。又、この導電層
部分１２a は、グランドＧＮＤに接続されている。

【００４４】図６は、前述の本発明の第２実施例の下面
図である。

【００４５】この図６においては、分割された第２導電
層１２の状態が示されている。即ち、所定の方法でグラ
ンドＧＮＤに接続されている導電層部分１２aは、導電
層部分１２b と分離され、前記第１導電層１１あるいは
前記抵抗層１４に対する対向電極となっている。

【００４６】図７は、前述の本発明の第２実施例の等価
回路図である。

【００４７】この図７において、符号Ａ１、Ａ２は、前
述の図１の同符号のものと同一のものである。

【００４８】この図７の等価回路に示される如く、本第
２実施例においては、第１導電層１１あるいは抵抗層１
４と、第２導電層１２が分割されグランドＧＮＤに接続
された導電層部分１２a とを対向電極とする容量素子Ｃ
１が作り込まれている。

【００４９】このような本発明の第２実施例によれば、
容量素子Ｃ１を備えることにより、パッケージに封止さ
れた電子部品の静電保護を向上することができる。

【００５０】図８は、前述の本発明の第２実施例の変形
例の等価回路図である。

【００５１】この図８の変形例は、前述の図５の破線Ｂ
１で示される部分がレーザにより切削され、第１導電層
１１が２つの導電層部分に分割されたものである。従っ
て、この変形例では、パッケージに封止された電子部品
と、該パッケージ外部との間の、当該リードフレーム１
による接続中に、直列に抵抗素子が作り込まれる。即
ち、この図８の等価回路図に示される如く、抵抗素子Ｒ
２が作り込まれると共に、容量素子Ｃ２と容量素子Ｃ３
とが作り込まれる。

【００５２】このような本発明の第２実施例の変形例に
よれば、抵抗素子Ｒ２に加えて、容量素子Ｃ２、Ｃ３を
も備えており、前述の本発明の第１実施例や第２実施例
よりも静電保護効果をより向上させることができる。

【００５３】図９は、本発明の第３実施例の側面図であ
る。

【００５４】この図９において、符号Ａ１、Ａ２は、前
述の図１の同符号のものと同一のものである。

【００５５】この図９の本第３実施例のリードフレーム
は、第１導電層１１と、抵抗層１４と、第２導電層１２
とで構成されている。

【００５６】特に、この図９の本実施例の抵抗層１４a
の材質は、通常の電源電圧程度の電圧においては電気抵
抗が十分大きい絶縁状態となっており、一方、これより
も高い電圧の場合には電気抵抗が低くなるという、印加
される電圧に従って電気抵抗が変化する材質となってい
る。従って、本第３実施例によれば、パッケージ外部の
矢印Ａ２の方向からサージ電圧が印加されると、抵抗層
１４a の電気抵抗が低くなって、このサージ電圧はグラ
ンドＧＮＤへと導かれ、パッケージ内部の電子回路を保
護することができる。

【００５７】図１０は、本発明の第４実施例の斜視図で
ある。

【００５８】この図１０においては、パッケージに封止
されたウェハチップ４及びシート６とが、合計４個の図
１等で示される本発明のリードフレーム１a 〜１d によ
り、該パッケージの外部に電気的に接続されている。

【００５９】前記リードフレーム１a と１b とは、それ
ぞれ符号Ｂa あるいはＢb で示される部分がレーザ光に
より除去されており、前述の本発明の第１実施例と同じ
ものとなっている。これらリードフレーム１a と１b の
等価回路は、それぞれ図１１あるいは図１２に示すとお
りである。又、これら図１１及び図１２において、符号
a 、a ′、b 、b ′は、それぞれ図１０の同符号のもの
と同一である。

【００６０】リードフレーム１a は、前述の図２の長さ
Ｌ１で示される長さが、リードフレーム１b よりも短く
なっている。従って、図１１及び図１２において、抵抗
素子Ｒ３の抵抗値は、抵抗素子Ｒ４の抵抗値より小さく
なっている。

【００６１】従って、このリードフレーム１a で接続さ
れているウェハチップ４の入出力部分は、保護素子の抵
抗素子の電気抵抗による信号の遅延を減少しながら、効
果的に静電保護を行うことができる。

【００６２】一方、リードフレーム１b で接続されるウ
ェハチップ４の入出力部分は、信号の遅延に対して余裕
があるため、保護素子として用いられる抵抗素子の電気
抵抗をより大きくして、静電保護効果をより向上させて
いる。

【００６３】図１０のリードフレーム１c は、符号Ｂc
で示される部分がレーザ光により除去されており、図５
〜図７で前述した本発明の第２実施例と同じものになっ
ている。即ち、絶縁層１６を挾んで、第１導電層１１及
び抵抗層１４と、グランドＧＮＤに接続されている第２
導電層１２とを対向電極とする容量素子（図１３では容
量素子Ｃ4 ）を作り込んで、サージ電圧に対する保護を
行っている。このリードフレーム１c の等価回路は、図
１３に示すとおりである。

【００６４】なお、図１４は、リードフレーム１d に関
する等価回路である。なお、図１３及び図１４におい
て、符号c 、c ′、d 、d ′、e は、図１０の同符号の
ものと同一である。

【００６５】

【発明の効果】以上説明した通り、本発明によれば、パ
ッケージに封止された電子部品を、該パッケージ外部と
電気的に接続するために設けられるリードフレームにお
いて、該パッケージの外部から印加されるサージ電圧か
ら、該パッケージ内の電子部品を保護することができ
る、耐圧の低下を避けながら抵抗値を比較的大きくする
ことが可能で、又、保護するために構成する抵抗素子の
抵抗値をリードフレーム毎に異ならせることが可能な保
護素子付リードフレームを提供することができるという
優れた効果を得ることができる。

【図面の簡単な説明】

【図１】図１は、本発明の要旨を示す斜視図である。

【図２】図２は、本発明の第１実施例の側面図である。

【図３】図３は、前記第１実施例の上面図である。

【図４】図４は、前記第１実施例の等価回路図である。

【図５】図５は、本発明の第２実施例の側面図である。

【図６】図６は、前記第２実施例の下面図である。

【図７】図７は、前記第２実施例の等価回路図である。

【図８】図８は、前記第２実施例の変形例の等価回路図
である。

【図９】図９は、本発明の第３実施例の側面図である。

【図１０】図１０は、本発明の第４実施例の斜視図であ
る。

【図１１】図１１は、前記第４実施例で用いられるリー
ドフレーム１a の等価回路である。

【図１２】図１２は、前記第４実施例で用いられるリー
ドフレーム１b の等価回路である。

【図１３】図１３は、前記第４実施例で用いられるリー
ドフレーム１c の等価回路である。

【図１４】図１４は、前記第４実施例で用いられるリー
ドフレーム１d の等価回路である。

【符号の説明】

１…リードフレーム、 ２…ワイヤ、 ４…ウェハチップ、 ６…シート、 １１…第１導電層、 １１a 〜１１g …第１導電層の分割された導電層部分、 １２…第２導電層、 １２a 、１２b …第２導電層の分割された導電層部分、 １４…抵抗層、 １６…絶縁層、 Ｒ１〜Ｒ４…抵抗素子、 Ｃ１〜Ｃ４…容量素子、 ＧＮＤ…グランド（接地）。

Claims (4)

【特許請求の範囲】
1. 【請求項１】パッケージに封止された電子部品を、該パ
   ッケージ外部と電気的に接続するために設けられるリー
   ドフレームにおいて、 比較的電気抵抗が低い材質による導電層と、 所定の電気抵抗を有する材質による抵抗層と、 の多層構造で、保護素子を作り込んだことを特徴とする
   保護素子付リードフレーム。
2. 【請求項２】請求項１において、 前記作り込まれた保護素子が、当該リードフレームによ
   る前記電気的接続中に、直列に挿入される抵抗素子であ
   ることを特徴とする保護素子付リードフレーム。
3. 【請求項３】請求項１において、 比較的電気抵抗が低い材質による第１導電層と、 前記抵抗層と、 電気抵抗が十分大きい絶縁層と、 比較的電気抵抗が低い材質による第２導電層とが、 この順に積層された多層構造を有していて、前記第１導
   電層あるいは前記抵抗層と、前記第２導電層とを対向電
   極とする容量素子が作り込まれていることを特徴とする
   保護素子付リードフレーム。
4. 【請求項４】請求項１において、 前記抵抗層の材質が、印加される電圧に従って電気抵抗
   が変化する材質であることを特徴とする保護素子付リー
   ドフレーム。