JPH0629471A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0629471A JPH0629471A JP4179518A JP17951892A JPH0629471A JP H0629471 A JPH0629471 A JP H0629471A JP 4179518 A JP4179518 A JP 4179518A JP 17951892 A JP17951892 A JP 17951892A JP H0629471 A JPH0629471 A JP H0629471A
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- Japan
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- film
- semiconductor device
- electrode
- insulating film
- polycrystalline silicon
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/59—Bond pads specially adapted therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】樹脂封止型半導体装置のモールド樹脂帯電によ
って生じる静電気破壊に対する耐量を向上させる。 【構成】入力端子とボンディング線６を介して接続する
電極５直下の層間絶縁膜４に窓８を設けることにより、
電極５とシリコン基板１との間の容量を増加させ、急峻
なモールド樹脂帯電モードの静電気印加時の破壊耐量を
向上させる。
って生じる静電気破壊に対する耐量を向上させる。 【構成】入力端子とボンディング線６を介して接続する
電極５直下の層間絶縁膜４に窓８を設けることにより、
電極５とシリコン基板１との間の容量を増加させ、急峻
なモールド樹脂帯電モードの静電気印加時の破壊耐量を
向上させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
保護抵抗を有する半導体装置に関する。
保護抵抗を有する半導体装置に関する。
【０００２】
【従来の技術】半導体装置では、入出力端子に印加され
た静電気により、ゲート酸化膜や層間絶縁膜の絶縁破壊
を生じ、動作不良に至ることがあり、この対策として、
入力端子に保護抵抗，ダイオードを接続して設け、静電
気による破壊耐量を向上させる方法が採用されている。
た静電気により、ゲート酸化膜や層間絶縁膜の絶縁破壊
を生じ、動作不良に至ることがあり、この対策として、
入力端子に保護抵抗，ダイオードを接続して設け、静電
気による破壊耐量を向上させる方法が採用されている。
【０００３】図５は保護抵抗とダイオードを用いた入力
保護回路の一例を示す回路図である。
保護回路の一例を示す回路図である。
【０００４】図５に示すように、内部トランジスタ１３
のゲートを保護する目的で外部リード端子９と直列に多
結晶シリコン膜による保護抵抗１０を設け、さらに、電
源（Ｖcc）ライン及びグランドラインに対し各１個の保
護ダイオード１１，１２を介して接続している。
のゲートを保護する目的で外部リード端子９と直列に多
結晶シリコン膜による保護抵抗１０を設け、さらに、電
源（Ｖcc）ライン及びグランドラインに対し各１個の保
護ダイオード１１，１２を介して接続している。
【０００５】この入力保護回路は、ＭＩＬ規格，ＥＩＡ
Ｊ規格といったコンデンサー放電による静電気印加試験
に対しては、有効な破壊耐量向上策となるが、近年注目
される様になってきたモールド樹脂封止型半導体装置の
モールド樹脂自体に生ずる帯電による静電気破壊現象に
対しては、必ずしも有効とは言えないことがある。
Ｊ規格といったコンデンサー放電による静電気印加試験
に対しては、有効な破壊耐量向上策となるが、近年注目
される様になってきたモールド樹脂封止型半導体装置の
モールド樹脂自体に生ずる帯電による静電気破壊現象に
対しては、必ずしも有効とは言えないことがある。
【０００６】図３は従来の半導体装置の一例を示す半導
体チップの断面図である。
体チップの断面図である。
【０００７】図３に示すように、シリコン基板１の上に
設けたフィールド酸化膜２の上に保護抵抗として多結晶
シリコン膜３を選択的に形成し、多結晶シリコン膜３を
含む表面に層間絶縁膜４を堆積してコンタクト孔７を形
成する。次に、コンタクト孔７を含む表面にアルミニウ
ム膜を堆積してパターニングし、コンタクト孔７の多結
晶シリコン膜３と接続する電極５を形成する。次に、電
極５にボンディング線６を接続する。
設けたフィールド酸化膜２の上に保護抵抗として多結晶
シリコン膜３を選択的に形成し、多結晶シリコン膜３を
含む表面に層間絶縁膜４を堆積してコンタクト孔７を形
成する。次に、コンタクト孔７を含む表面にアルミニウ
ム膜を堆積してパターニングし、コンタクト孔７の多結
晶シリコン膜３と接続する電極５を形成する。次に、電
極５にボンディング線６を接続する。
【０００８】
【発明が解決しようとする課題】この従来の半導体装置
では、図４に示すように、モールド樹脂１５の表面部分
が正に帯電した場合、この半導体装置の外部リード端子
が接地されると半導体装置内部の容量に対し電圧が加わ
る。半導体装置内部の容量としては帯電したモールド樹
脂１４の表面部分を１つの電極とし、アイランド１５と
の間に存在する容量（パッケージ容量：ＣPKG ）及びシ
リコン基板１と、入力端子アルミ電極５との間に存在す
る容量（酸化膜容量：ＣOX）が問題となる。
では、図４に示すように、モールド樹脂１５の表面部分
が正に帯電した場合、この半導体装置の外部リード端子
が接地されると半導体装置内部の容量に対し電圧が加わ
る。半導体装置内部の容量としては帯電したモールド樹
脂１４の表面部分を１つの電極とし、アイランド１５と
の間に存在する容量（パッケージ容量：ＣPKG ）及びシ
リコン基板１と、入力端子アルミ電極５との間に存在す
る容量（酸化膜容量：ＣOX）が問題となる。
【０００９】外部リード端子が接地されると、モールド
樹脂１４の表面部分の帯電電圧に応じた電圧が、前記パ
ッケージ容量と、酸化膜容量に分担されて印加される。
このとき酸化膜容量に加わる電圧がフィールド熱酸化膜
２の絶縁耐圧を越えると絶縁破壊を生じる。そのときの
破壊箇所としては、図３中に×印で示す部分（電界強度
の高くなる多結晶シリコン膜の端部）がほとんどであ
る。このモールド樹脂帯電モードの静電気破壊では、電
圧の立上りが非常に急峻であるため、入力保護抵抗であ
る多結晶シリコン膜３以降はＣＲ部分定数回路と見なさ
れ、追従できず十分な効果を発揮できないためと考えら
れる。入力保護抵抗値を下げることで、保護回路の効果
を上げることは可能となるが、他のコンデンサー放電に
よる静電気印加試験（ＭＩＬ規格，ＥＩＡＪ規格）での
耐量確保が困難となるという問題がある。
樹脂１４の表面部分の帯電電圧に応じた電圧が、前記パ
ッケージ容量と、酸化膜容量に分担されて印加される。
このとき酸化膜容量に加わる電圧がフィールド熱酸化膜
２の絶縁耐圧を越えると絶縁破壊を生じる。そのときの
破壊箇所としては、図３中に×印で示す部分（電界強度
の高くなる多結晶シリコン膜の端部）がほとんどであ
る。このモールド樹脂帯電モードの静電気破壊では、電
圧の立上りが非常に急峻であるため、入力保護抵抗であ
る多結晶シリコン膜３以降はＣＲ部分定数回路と見なさ
れ、追従できず十分な効果を発揮できないためと考えら
れる。入力保護抵抗値を下げることで、保護回路の効果
を上げることは可能となるが、他のコンデンサー放電に
よる静電気印加試験（ＭＩＬ規格，ＥＩＡＪ規格）での
耐量確保が困難となるという問題がある。
【００１０】このモードの不良は半導体装置の外部リー
ド端子が接地した場合以外でも、接地されていない抵抗
の低い導体例えば金属に接した際にも生ずる。
ド端子が接地した場合以外でも、接地されていない抵抗
の低い導体例えば金属に接した際にも生ずる。
【００１１】
【課題を解決するための手段】本発明の半導体装置は入
力端子とボンディング線で接続される金属電極下層の絶
縁膜膜厚を部分的に薄くするか又は金属電極に接続され
た抵抗体膜を金属電極下層まで拡大・延長して設けた上
で金属電極と電気的に接続する構造を備えている。
力端子とボンディング線で接続される金属電極下層の絶
縁膜膜厚を部分的に薄くするか又は金属電極に接続され
た抵抗体膜を金属電極下層まで拡大・延長して設けた上
で金属電極と電気的に接続する構造を備えている。
【００１２】
【実施例】次に、本発明について、図面を参照して説明
する。
する。
【００１３】図１は本発明の第１の実施例を示す半導体
チップの断面図である。
チップの断面図である。
【００１４】図１に示すように、シリコン基板１の表面
を熱酸化してフィールド酸化膜２を形成する。次に、フ
ィールド酸化膜２の上に多結晶シリコン膜３を堆積した
後フォトリソグラフィ技術を用いてパターニングし、保
護抵抗を形成する。次に、多結晶シリコン膜３を含む表
面に層間絶縁膜４としてリンガラス膜等を堆積し、フォ
トリソグラフィ技術により多結晶シリコン膜３上のコン
タクト孔７及びボンディング領域部の窓８を設ける。次
に、コンタクト孔７及び窓８を含む表面にアルミニウム
膜をスパッタ法などにより堆積し、フォトリソグラフィ
技術によりパターニングして電極５を形成し、電極５に
ボンディング線６をボンディングして接続する。
を熱酸化してフィールド酸化膜２を形成する。次に、フ
ィールド酸化膜２の上に多結晶シリコン膜３を堆積した
後フォトリソグラフィ技術を用いてパターニングし、保
護抵抗を形成する。次に、多結晶シリコン膜３を含む表
面に層間絶縁膜４としてリンガラス膜等を堆積し、フォ
トリソグラフィ技術により多結晶シリコン膜３上のコン
タクト孔７及びボンディング領域部の窓８を設ける。次
に、コンタクト孔７及び窓８を含む表面にアルミニウム
膜をスパッタ法などにより堆積し、フォトリソグラフィ
技術によりパターニングして電極５を形成し、電極５に
ボンディング線６をボンディングして接続する。
【００１５】この実施例では、ボンディング領域部分の
層間絶縁膜７の一部に窓８を設けることでシリコン基板
１と電極５との間に存在する酸化膜容量（ＣOX）１６を
増大させている。
層間絶縁膜７の一部に窓８を設けることでシリコン基板
１と電極５との間に存在する酸化膜容量（ＣOX）１６を
増大させている。
【００１６】例として、ボンディングパッド部のアルミ
電極寸法が８０μｍ×８０μｍ，層間絶縁膜厚０．５μ
ｍ，フィールド酸化膜厚０．６μｍの半導体装置では従
来構造と比較して酸化膜容量ＣOXの増加は約６０％とな
る。
電極寸法が８０μｍ×８０μｍ，層間絶縁膜厚０．５μ
ｍ，フィールド酸化膜厚０．６μｍの半導体装置では従
来構造と比較して酸化膜容量ＣOXの増加は約６０％とな
る。
【００１７】図２は本発明の第２の実施例を示す半導体
チップの断面図である。
チップの断面図である。
【００１８】図２に示すように、第１の実施例と同様
に、シリコン基板１上にフィールド酸化膜２を形成し、
次に、多結晶シリコン膜３を堆積する。この多結晶シリ
コン膜３をフォトリソグラフィ技術により、パターニン
グする際保護抵抗部と連続してボンディング領域に多結
晶シリコン膜３を残しておく。次に、多結晶シリコン膜
３を含む表面に設けた層間絶縁膜４のパターニング時に
ボンディング領域の窓と共通のコンタクト孔７ａを設け
る。
に、シリコン基板１上にフィールド酸化膜２を形成し、
次に、多結晶シリコン膜３を堆積する。この多結晶シリ
コン膜３をフォトリソグラフィ技術により、パターニン
グする際保護抵抗部と連続してボンディング領域に多結
晶シリコン膜３を残しておく。次に、多結晶シリコン膜
３を含む表面に設けた層間絶縁膜４のパターニング時に
ボンディング領域の窓と共通のコンタクト孔７ａを設け
る。
【００１９】この第２の実施例における酸化膜容量ＣOX
の増加は第１の実施例と同じ条件下で、従来構造と比較
して約２倍を得ることができる。
の増加は第１の実施例と同じ条件下で、従来構造と比較
して約２倍を得ることができる。
【００２０】一方、本発明の構造を用いる場合、金属電
極ボンディング領域の下層を利用するため、チップ面積
拡大等のデメリットは生じない。
極ボンディング領域の下層を利用するため、チップ面積
拡大等のデメリットは生じない。
【００２１】
【発明の効果】以上説明したように本発明は、ボンディ
ング領域部分の酸化膜容量を増加させることにより、モ
ールド樹脂帯電モードの静電気破壊耐量を向上すること
ができる。具体的には、シリコン基板と、多結晶シリコ
ン膜間に加わる電圧が次式で表わされることから電圧の
低下効果と同時に電圧立上りの時定数が大きくなるため
に設けられた保護抵抗、ダイオードによる効果が得られ
るためである。
ング領域部分の酸化膜容量を増加させることにより、モ
ールド樹脂帯電モードの静電気破壊耐量を向上すること
ができる。具体的には、シリコン基板と、多結晶シリコ
ン膜間に加わる電圧が次式で表わされることから電圧の
低下効果と同時に電圧立上りの時定数が大きくなるため
に設けられた保護抵抗、ダイオードによる効果が得られ
るためである。
【００２２】
【００２３】第２の実施例に述べた構造をパッケージ容
量数ｐＦ程度の半導体装置に適用する検討を行ったとこ
ろ表１の結果を得た。
量数ｐＦ程度の半導体装置に適用する検討を行ったとこ
ろ表１の結果を得た。
【００２４】
【表１】
【図１】本発明の第１の実施例を示す半導体チップの断
面図。
面図。
【図２】本発明の第２の実施例を示す半導体チップの断
面図。
面図。
【図３】従来の半導体装置の一例を示す断面図。
【図４】従来の半導体装置の静電破壊現象を説明するた
めの半導体チップの断面図。
めの半導体チップの断面図。
【図５】入力保護回路の一例を示す回路図。
１ シリコン基板 ２ フィールド酸化膜 ３ 多結晶シリコン膜 ４ 層間絶縁膜 ５ 電極 ６ ボンディング線 ７，７ａ コンタクト孔 ８ 窓 ９ 外部リード端子 １０ 保護抵抗 １１，１２ 保護ダイオード １３ 内部回路トランジスタ １４ モールド樹脂 １５ アイランド １６ 酸化膜容量（ＣOX） １７ パッケージ容量（ＣPKG ）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (1)
- 【請求項１】 半導体基板上に設けたフィールド絶縁膜
と、前記フィールド絶縁膜上に設けた抵抗体膜と、前記
抵抗体膜を含む表面に設けた層間絶縁膜と、前記抵抗体
膜上の前記層間絶縁膜に設けたコンタクト孔と、前記抵
抗体膜以外の領域の前記層間絶縁膜に設けた窓と、前記
コンタクト孔及び窓を含む表面に設けて前記抵抗体膜と
接続し且つ入力端子と電気的に接続した金属電極とを備
えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4179518A JP2914015B2 (ja) | 1992-07-07 | 1992-07-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4179518A JP2914015B2 (ja) | 1992-07-07 | 1992-07-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629471A true JPH0629471A (ja) | 1994-02-04 |
| JP2914015B2 JP2914015B2 (ja) | 1999-06-28 |
Family
ID=16067188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4179518A Expired - Fee Related JP2914015B2 (ja) | 1992-07-07 | 1992-07-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2914015B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5696406A (en) * | 1993-10-29 | 1997-12-09 | Nec Corportion | Semiconductor device and method for fabricating the same |
| JP2007134588A (ja) * | 2005-11-11 | 2007-05-31 | Sanken Electric Co Ltd | 半導体装置 |
| JP2007250760A (ja) * | 2006-03-15 | 2007-09-27 | Nec Electronics Corp | 半導体装置 |
| US7622792B2 (en) | 2005-12-08 | 2009-11-24 | Panasonic Corporation | Semiconductor device and method of manufacturing the same |
-
1992
- 1992-07-07 JP JP4179518A patent/JP2914015B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5696406A (en) * | 1993-10-29 | 1997-12-09 | Nec Corportion | Semiconductor device and method for fabricating the same |
| JP2007134588A (ja) * | 2005-11-11 | 2007-05-31 | Sanken Electric Co Ltd | 半導体装置 |
| US7622792B2 (en) | 2005-12-08 | 2009-11-24 | Panasonic Corporation | Semiconductor device and method of manufacturing the same |
| JP2007250760A (ja) * | 2006-03-15 | 2007-09-27 | Nec Electronics Corp | 半導体装置 |
| US8283753B2 (en) | 2006-03-15 | 2012-10-09 | Renesas Electronics Corporation | Semiconductor device |
| US8575721B2 (en) | 2006-03-15 | 2013-11-05 | Renesas Electronics Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2914015B2 (ja) | 1999-06-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990316 |
|
| LAPS | Cancellation because of no payment of annual fees |